Ячейка памяти для реверсивногорегистра сдвига

 

Союз Советских

Социапистическик

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 801102 (6! ) Дополнительное к авт. саид-ву (22) Заявлено 190379 (21) 2737506/18-24 с присоединением заявки Йо (23) Приоритет

Опубликовано 30,0181, Бюллетень Й9 4

Дата опубликования описания 300181 (51)М. Кл.

G 11 С 19/00

Государствеииый комитет

СССР по делам изобретений и открытий (53) УДК 681. 327..66(088.8) (72) Авторы изобретения

Н. Г. Коробков, Л. В. Коробкова, A. Е. Лебеденко и К. К. Фурманов

Р Ф

/ /

/ /

Харьковский авиационный институт им. Н- Е.-,: Куковского

/ (71) Заявитель (54 ) ЯЧЕИКА ПАМЯТИ ДЛЯ РЕВЕРСИВНОГО РЕГИСТРА

СДВИГА

Изобретение относится к автоматике и вычислительной технике и может найти применение в устроиствах управления, кольцевых коммутаторах, в преобразователях кодов, в программно-временных устройствах и т.д.

Известны схемы реверсивных сдвигающих регистров(1)и(2li построенные на основе Д- или Т-триггеров и схем

ФО реверсивной передачи межразрядной HHформации, схемы с дублированием плеч в триггере памяти, схемы с дублированием схем, принимающих информацию и др.

Однако, обладая определенными дос- 15 тоинствами, каждая из разновидностей схем имеет и некоторые недостатки, такие, как наличие опасных состязаний, относительно невысокое быстродействие, сложность структуры. 20

Наиболее близким по технической сущности с предлагаемому является реверсивный сдвигающий регистр, имеющий шину подачи сигнала сдвига и две шины для подачи парафазного сигнала реверса, построенный на элементах

ИЛИ-НЕ (И-HE), каждый разряд которого содержит триггер приема информации и триггер передачи информации, выполненный с дублированием плеч, од- З0 но из которых по сигналу реверса включается для передачи информации н последующий разряд, а второе — в предыдущй (3 j.

Недостатком этой схемы янляется сложность структуры и относительно невысокое быстродействие.

Цель изобретения — увеличение быстродействия за счет одновременного осуществления режимов гашения и перезаписи в триггере приема и хранения информации и ее упрощение.

Поставленная цель достигается тем, что в ячейку памяти для реверсивного регистра сднига, содержащую триггер приема и хранения информации, триггер передачи информации, шины управления реверсом и первую шину управления сдвигом, введены вторая и третья шины управления сдвигом, причем первый вход установки 0 триггера передачи информации соединен с первой шиной управления реверсом, первая шина управления сдвигом подключена ко входу гашения триггера передачи информации, единичный и нулевой выходы триггера приема и хранения информации соединены соотнетственно са входом установки н 1 и со вторым входом установки 0 триггера передачи ин801102

Направление сдвига информации определяется значением сигнала реверса на шинах 3 и 4. Если сигналы

Я =0, Р =! то ячейка памяти подготовлена к режиму прямого сдвига, т.е. от предыдущего разряда к следуюу если С с 0 то ячейка па 35 мяти подготовлена к обратному сдвигу.

Сначала рассмотрим режим прямого сдвига. Если сигналы на шинах 3 и 4 R =О, Rс=1, то сигнал на выходах 23 и 24 триггера 1 передачи информации будет равен нулю независимо от характера сигналов на всех остальных входах этого триггера. В исходном состоянии, т.е. если сигналы на шинах

5 и б Т = О, Т = 1, триггер 1 передачи чнформации находится в фазе гащения, а триггер 2 находится в режиме хранения информации. Пусть триггер 2 рассматриваемого разряда находится в единице (8;=1), триггер памяти предыдущего и следующего разрядов (не показаны на чертеже) находится в нулевом состоянии (g, „ =0,6 „ =0). При изменении потенциалов на шинах 5 и б сдвига на противоположные, т.е. Т=1, Т=О триггеры 2 всех разрядов через время Г, равное средней задержке в одном элементе ИЛИ-НЕ, перейдут в фазу гашения информации, а триггеры

1 передачи информации во всех разрядах в то же самое время перейдут в состояние, которое занимали триггеры 2 этих разрядов, т.е. триггер

i-го разряда перейдет в единичное состояние, поскольку в течение интервала времени = 1: на его единичном

Поскольку в предложенной ячейке памяти процессы гашения информации в триггере 2 и переписи ее в триг50 rep 1 передачи протекают одновременно, причем это время равно задержке в одном элементе, то минимальная длительность импульса сдвига должна быть не меньше этой задержки. Дли55 тельность паузы должна быть несколько больше, поскольку процесс переписи информации из триггера 1 передачи в триггер 2 в случае единичного значения ее задерживается на величину а1, следовательно даже в предельном случае эта длительность не больше Я 7, следовательно максимальная частота импульсов сдвига равна

Х ж=1 I üÚ, формации, третий вход установки 0 которого подключен к нулевому выходу

-..ðèããåðà приема и хранения информации, четвертый вход установки О триггера передачи соединен со второй шиной управления реверсом, вход устанонки О триггера приема и хранения информации соединен с третьей шиной управления сдвигом.

На чертеже изображена функциональная схема ячейки памяти.

Схема содержит триггер 1 передачи информации, триггер 2 приема и хранения информации,шины 3 и 4 управления реверсом, шины 5-7 управления сдвигом, элементы ИЛИ-НЕ 8-10, на которых выполнен триггер 1, элементы ИЛИ-НЕ

11-12, на которых выполнен триггер 2, входы 13-16 установки 0 триггера 1, вход 17 гашения триггера 2,входы 18 и 1.9 установки 1 триггера 2,вход 20 установки в нулевое состояние,выходы 21 и 22 триггера 2,выходы 23 и 24 триггера 1, вход 25 установки 1 триггера 1 и вход 26 гашения триггера 1.

Работает ячейка памяти ледующим образом. входе имеет место высокий потенциал, равный «l, а на нулевом — низкий, равный 19; . Триггеры (i + 1) — го и (! - 1)-го разрядов перейдут в нулевое состояние, в силу того, что в течение того же самого интервала

t= . на их нулевых входах имеет мес9 то высокий «потенциал, равный соответственно Д!+ и 8;, .а на единичных — низкий, равный соответственно и 8; > . В этом состоянии регистр находится, пока Т = 1, Т = О.

При изменении сигнала сдвига (Т = О, T = 1) триггеры 1 передачи информации всех разрядов через время т= С перейдут в фазу гашения, а триггеры

2 приема и хранения информации в то же самое время перейдут в состояние, которое занимали триггеры 1 передачи информации предыдущих разрядов, т.е. триггер 2 (-го перейдет в нулевое состояние, триггер 1 (i + 1)-го разряда перейдет в единичное состояние и т.д. Рассмотрим подробнее этот процесс, предварительно заметив, что сигнал Т должен задерI живаться по отнсиаению к сигналу Т на времяд 4 С . Поскольку при изменении сигнаЛа Т от значения, равного единице, к значению, равному нулю, на входе 17 гашения триггера 2 изменение происходит раньше, чем на его входе 20, то триггер 2 переходит из состояния гашения в нулевое, если на его входе 18 или 19 сигнал равен нулю. Если же на единичном входе 18 или 19 сигнал равен единице, то в течение интервала времени =д1 после прекращения действия сигнала Т триггер 2 остается в фазе гашения, а затем переходит в единичное состояние, поскольку в течение интервала времени, = д на входе 18 и 19 имеет место высокий потенциал, а на входе 20 низкий.

Работа ячейки памяти обратного сдвига, т.е. когда 1 =1, йс= О, аналогична.

801102

Формула изобретения

Составитель A. Воронин

Техред М.Табакович Корректор Г.Назарова

Редактор С.шевченко

Заказ 10440/70 Тираж 656 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5.

Филиал ППП "Патент", r. ужгород, ул. Проектная, 4 т.е. выше максимальной частоты пере-, ключения в известной схеме. Кроме того, предлагаемая ячейка памяти выгодно отличается от известной по сложности структуры, поскольку один .разряд ее содержит на два логических элемента меньше, что составляет примерно 29t. Несколько меньше также параметр, характеризующий общее число межэлементных связей: в известной схеме .26, в предложенной — 24, т.е. число связей меньше примерно на 8Ъ.

Ячейка памяти для реверсивного регистра сдвига, содержащая триггер приема и хранения информации, триггер передачи информации, шины управления реверсом и первую шину управления сдвигом, о т л и ч а ю щ а яс я тем, что, с целью увеличения быстродействия ячейки за счет одновременного осуществления режимов гашения и перезаписи в триггере приема и хранения информации и ее упрощения, в нее введены вторая и третья шины управления сдвигом, причем первый вход установки 0 триггера передачи информации соединен с первой шиной управления реверсом, первая шина управления сдвигом подключена ко входу гашения триггера передачи информации, единичный и нулевой вы::оды триггера приема и хранения информации соединены соответственно со входом установки в 1 и со вторым входом установки 0 триггера передачи информации, третий вход установки 0 которого подключен к нулевому выходу триггера приема и хранения информации, четвертый вход установки 0 триггера передачи соединен со второй шиной управления реверсом, вход установки 0 триггера приема и хранения информации соединен с третьей шиной управления сдвигом.

Источники информации принятые во внимание при экспертизе

1. Патент Японии М 50-190в, кл. G 11 С 19/00, опублик. 976.

2. Патент ФРГ Р 2442011, кл. G 11 С 19/00, опублик. 1976.

3. Авторское свидетельство СССР

Р 285054, кл. G 11 С 19/00, 1970.