Устройство для узловой синхронизации сверточного декодера

 

Союз Советских

Сощиапистическмх

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6I ) Дополнительное к авт. свид-ву— (22) Заявлено12. 04. 79 (2l ) 2752279/18-08 с присоединением заявки М— (23) Приоритет (51) М. Кл.

Н 04 L 1/10

Н 04 L 7/00 феударстинный комитет

СССР пе делам изобретений и открытий

Опубликовано 30. 04. 82. Б1оллетень Фю 16

Дата опубликования описания 30.04.82 (53) УДК 621.393 (088,8) (72) Авторы изобретения

В. Л. Банкет и А. И. Ляхов

Одесский электротехнический институт связи (7I) Заявитель (54) УСТРО!1СТВО ДЛЯ УЗЛОВОИ СИНХРОНИЗАЦИИ

СВЕРТОЧНОГО ДЕКОДЕРА

Изобретение относится к технике связи и может быть использовано в системах передачи дискретной информации по каналам связи.

Известно устройство для узловой синхронизации декодера сверточного кода, которое содержит блоки сложения, сравнения и выбора метрик, подключенные к запоминающему устройству, блок для определения максимальной и ближайшей к максимальной метрике и блок для вычисления абсолютной разницы между максимальной и ближайшей к ней метриками. В известном устройстве вычисленная абсолютная разница иетрик накапливается и сравнивается с порогом. Если накопленная величина меньше выбранного порога, то принимается решение об

Ъ изменении узловой синхронизации (11.

Недостатком известного устройства является необходимость хранить большое количество информации и производить бопьшо» «исло операций, что приводит к усложнению аппаратуры и снижению быстродействия.

Известно также устройство для узловой синхронизации сверточного декодера, содержащее логическое уст" ройство единогласия, подключенное к выходному устройству сверточного де- кодера, накопитель импульсов неединогласия и решающее устройство. При ,превышении количеством импульсов неединогласия, накопленных в накопителе определенного порога, принимается решение об изменении узловой синхронизации декодера (2).

Недостаток данного устройства со15 стоит в большом времени синхронизации и недостаточно высокая помехоустойчивость.

Наиболее близким к предлагаемому является устройство для синхрониза20 ции сверточного декодера, которое содержит узел выделения и распределения последовательности принимаемых канальных символов, кодовый ге924888 нератор, сумматор по модулю два, линию задержки, накопитель, решающее устройство и декодер сверточного кода (3 ).

Недостатком такого устройства является большое время установления синхронизма и невысокая помехоустойчивость °

Цель изобретения - повышение llo мехоустойчивости устройства для уз- 10 ловой синхронизации сверточного декодера при одновременном снижении времени установления синхронизма.

Поставленная цель достигается тем, что в устройство для узловой синхронизации сверточного декодера, содержащее блок выделения и распределения последовательности принимаемых канальных символов, первый и второй выходы которого подключены к входам декодера, причем первый выход блока выделения и распределения последовательности принимаемых канальных символов через первую линию задержки соединен с первым входом первого сумматора по модулю даа, выход которого подключен к первому входу решающего устройства, выход которого соединен с управляющим входом блока выделения и распределения последовательности принимаемых канальных символов, а также кодовый генератор, выход которого подключен к второму входу сумматора по модулю два, введены кодовый инвертор, первый и второй входы которого соединены соответственно с первым и вторым выходами блока выделения и распределения последовательности принимаемых канальных сим40 волов, а выход подключен к входу кодового генератора, вторая линия задержки, вход которой соединен с вторым выходом блока выделения и распределения последовательности принимаемых канальных символов, а выход подключен к первому входу второго сумматора по модулю два, выход которого соединен с вторым входом решающего устройства, причем второй вход второго сумматора по модулю два подключен к выходу кодового генератора. Кроме того, решающее устройство содержит два накопителя, входы которых являются соответственно первым и вторым входами решающего устройства, причем их выходы соединены с входами даухпорогового анализатора, выход которого является вы4 ходом решающего устройства, причем кодовый инвертор выполнен в виде сумматора по модулю два.

На чертеже представлена функциональная схема устройства для узловой синхронизации сверточного декодера.

Устройство для узловой синхронизации сверточного декодера содержит блок 1 выделения и распределения последовательности принимаемых канальных символов, выходы которого подключены ко входам декодера 2, кодовый генератор 3, выход которого подключен ко второму входу первого сумматора 4 по модулю два, первую линию 5 задержки, вход которой соединен с первым выходом блока 1 выделения и распределения последовательности принимаемых канальных символов, а ее выход подключен к первому входу первого сумматора 4 по модулю два, причем выход сумматора 4 по модулю два соединен со входом первого накопителя 6.

Выход первого накопителя 6 подключен к первому входу двухпорогового анализатора 7, выход которого подключен к управляющему входу блока 1 выделения и распределения последовательности принимаемых символов.

В состав устройства для узловой синхронизации сверточного декодера входят также кодовый инвертор 8, например, сумматор по модулю два, входы которого подключены к выходам блока 1 выделения и распределения последовательности принимаемых символов, а выход соединен со входом кодового генератора 3, вторая линия задержки 9, вход которой подключен ко второму выходу блока 1 выделения и распределения последовательности принимаемых канальных символов, а выход соединен с первым входом второго сумматора 10 по модулю два, выход которого подключен ко входу второго накопителя 11. Выход второго накопителя ll соединен со вторым входом двухпорогового анализатора 7, а выход кодового генератора 3 подключен также ко Второму входу второго сумматора 1О по модулю два, Первый и второй накопители 6 и 11 и двухпороговый анализатор 7 образуют решающее устройство 12.

Устройство для узловой синхронизации сверточного декодера работает следующим образом.

924888 6

Во втором сумматоре 10 по модулю два производится сравнение последовательности Т (D) с последовательл 1 ностью Т (0), задержанной в линии

D): s задержки 9. Если ошибки в канале отсутствуют и узловая синхронизация установлена верно, то результат сравнения на выходе сумматора 10 по модулю два с вероятностью 0,5 будет раtO вен единице. Результат второго сравнения с выхода второго сумматора 1О по модулю два поступает на вход вто-,. рого накопителя 11, решающего устройства 12.

Формула изобретения с

Поступающий из канала связи сигнал в блоке 1 выделения и распределе ния последовательности принимаемых канальных символов преобразуется в две последовательности символов T ( и l (0), где Π— символ задержки.

В начальный момент времени указанные последовательности могут формироваться из принимаемых сигналов, соответствующих выходным последовательностям С (0)и G (0) кодовых ге нераторов кодера. При правильно установленной синхронизации последо*< вательность Т (D) формируется из по и 1 следовательности G (0), а Т (О) -иэ

G (D), но в случае неверно установленной узловой синхронизации после л довательность Т (DI, может формироваться из G (О), а Т (D) — из пос1 ледовательности С (О) .

С выхода блока 1 выделения и распределения последовательности принимаемых канальных символов последова- .

1 лв тельности T (О) и Т (О) поступают на 5 входы кодового инвертора 8 и декодера 2. Кроме того, последовательность

1"{О) через первую линию задержки 5 подается на первый вход первого сумматора 4 по модулю два, а последовал тельность Т (О) через вторую линию задержки 9 поступает на первый вход второго сумматора 10 по модулю два.

На выходе кодового инвертора 8 с некоторой задержкой формируется оценка исходной информационной последол вательности 2(0) с умноженным колил чеством ошибок. Оценка (О) с выхода кодового инвертора 8 поступает на вход кодового генератора 3 с ге- > нераторным полиномом 6 (О). В кодовом генераторе 3 вычисляется оценка (О) последовательности Т (О), З 1 у 1 которая в первом сумматоре 4 по модулю два сравнивается с последовательностью Т (D), задержанной в первой линии задержки 5 на время обработки информации s кодовом инверторе 8 и кодовом генераторе 3. При отсутствии ошибок в канале и правильно установленной синхронизации результат сравнения на выходе сумматора 4 по модулю два равен нулю. Если в канале имеются ошибки, результат сравнения отличен от нуля. Результат срав-.

55 нения с выхода первого сумматора 4 по модулю два подается на вход пер" вого накопителя 6 решающего устройства 12.

Выходные сигналы накопителей 6 и 11 подаются на входы двухпорогового анализатора 7, который выносит решение о необходимости изменения состояния узловой синхронизации только в том случае, когда сигнал со второго накопителя 11 не превышает установленного порога, а сигналом с первого накопителя 6 порог превышен. В этом случае на выходе двухпорогового анализатора 7 формируется управляющий сигнал, который подается на управляющий вход блока 1 выделения и распределения последовательности принимаемых канальных импульсов и обеспечивает изменение узловой синхронизации.

Если же выходные сигналы обоих накопителей 6 и 11 не превышают установленный порог либо оба одновременно превышают пороговое значение, то в этом случае двухпороговый анализатор 7 принимает решение о сохранении состояния узловой синхронизации на следующий интервал анализа.

Предлагаемое изобретение по сравнению с известными устройствами снижает вероятность срыва синхронизма и тем самым повышает помехоустойчивость устройства для узловой синхро низации сверточного кода.

Устройство для узловой синхронизации сверточного декодера, содержащее блок выделения и распределения последовательности принимаемых канальных символов, первый и второй выходы которого подключены к входам де-. кодера, причем первый выход блока выделения и распределения последовательности, принимаемых канальных символов

92488 через первую линию задержки соединен с первым входом первого сумматора по модулю. два, выход которого подключен к первому входу решающего устройства, выход которого соединен с управляющим g входом блока выделения и распределе" ия последовательности принимаемых канальных символов, а также кодовый генератор, выход которого подключен к второму входу сумматора по модулю два, о отличающееся тем, что, с целью повышения помехоустойчивости при одновременном снижении времени установления синхронизма, в него введены кодовый инвертор, первый и второй входы которого соединены соответственно с первым и вторым выходами блока выделения и распределения последовательности принимаемых канальных символов, а выход подключен к щ входу кодового генератора, вторая линия задержки, вход которой соединен с вторым выходом блока выделения и распределения последовательности принимаемых канальных символов, а выход подключен к первому входу второго сумматора по модулю два, выход ко8 8 торого соединен с вторым входом решающего устройства, причем второй вход второго сумматора по модулю два подключен к выходу кодового генератора е

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что решающее устройство содержит два накопителя, входы которых являются соответственно первым и вторым входами решающего устройства, причем их выходы соединены с входами двухпорогового анализатора, выход которого является выходом решающего устройства.

Устройство по п.1, о т л и ч а ю щ е е с я тем, что кодовый инвертор выполнен в виде сумматора по модулю два.

Источники информации, принятые во внимание при экспертизе

1, Патент ClllA М 3872432, кл. 340-146 61 А Q, опублик. 1975.

Патент США 8 3 789 359, кл. 340-146 1 О, опублик. 1972.

Авторское свидетельство СССР

М 467484, кл. Н 04 С 1/10, 18.05 73 (прототип).

924888

Составитель В, Телегин

Редактор Е. Кинив Техред М, Надь Корректор М. Коста

Заказ 2840/7б Тираж 685 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4