Устройство для обнаружения и исправления ошибок в доменной памяти

 

Изобретение относится к вычислительной технике и может быть исполь зовано при построении запоминающих устройств на цилиндрических магнитных доменах. Целью изобретения является повышение быстродействия устройства . Оно содержит буферный регистр , два триггера, два элемента И, два счетчика, блок памяти, программирующую логическую матрицу (ПЛМ), регистр формирования корректирующего кода, мультиплексор, шинные формирователи . В устройстве при обнаружении корректируемой ошибки из ШШ поступает сигнал Корректируемая оцмбка и выполняется процедура локализации и исправления ошибочных разс рядов. 1 ил. $ (Л ю м

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК 51> 4 G 11 С 11/14

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,, ", К А BTOPGHOMY СВИДЕТЕЛЬСТВУ

1 (21) 3876662/24-24 (22) 27.03.85 (46) 07.12.86. Бюл. №- 45 (71) Институт электронных управляю— щих машин (72) С.M.Захарян, В.Е.Красовский, Д.И.Леонтьев, В.К.Раев и А.Е.Шотов (53) 681.327.66(088.8) (56) Патент США № 4404673, кл. G 11 С 19/08, опублик. 1983.

Патент США ¹ 4216541,,кл. G 06 I 11/12, опублик. 1980. (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ И

ИСПРАВЛЕНИЯ ОШИБОК В ДОМЕННОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть исполь„Л0„, 2 540 А1 зовано при построении запоминающих устройств на цилиндрических магнитных доменах. Целью изобретения является повышение быстродействия уст- ройства. Оно содержит буферный регистр, два триггера, два элемента И, два счетчика, блок памяти, программирующую логическую матрицу (IIJIM), регистр формирования корректирующего кода, мультиплексор, шинные формирователи. В устройстве при обнаружении корректируемой ошибки из ПЛМ поступает сигнал "Корректируемая ошибка" и выполняется процедура локализации и исправления ошибочных разрядов. 1 ил.

i 1275

Изобретение относится к области вычислительной техники и может быть использовано. при построении запоминающих устройств на цилиндрических магнитных доменах (ЦЬД).

Целью изобретения является повышение быстродействия устройства для обнаружения и исправления ошибок в доменной памяти. l0

На чертеже изображена блок"схема предложенного устройства.

Устройство для обнаружения и исправления ошибок в доменной памяти содержит буферный регистр 1, входы группы которого соединены с соответвующими шинами 2 ввода данных, первый вход — с первой шиной 3 управления, триггер 4, вход установки в единицу которого соединен с шиной 3 управления, первый элемент И 5, первый вход которого соединен с шиной б синхронизации, второй вход — с выходом триггера 4, а выход — с входами синхронизации буферного регистра 1 и первого счетчика 7, выходы счетчика 7 соединены с входами первой группы программируемой логической матрицы 8 (дешифрирующей состояние "Отчет разрядности информационного слова") и адресными входами блока 9 памяти, выход которого соединен с входами второй группы программируемой логической матрицы 8, вход данных блока 9 памяти соединен с соответствующим выходом буферного регистра 1 и соответствующим входом данных программируемой логической матрицы 8, а вход управления блока 9 памяти — с шиной 10 управления, регистр 11 формирования корректирующего кода, входы которого соединены с соответствующей группой выходов программируемой . логической матрицы 8, вход синхронизации — с выходом элемента И 5, а выходы — с соответствующей группой входов программируемой логической матрицы 8 и мультиплексора 12, входы которого соединены с соответствующими шинами 13 вывода данных, входы управления мультиплексором 12 соединены с шинами 14 и 15 управления, первый выход программируемой логической матрицы 8 соединен с последовательным входом буферного регистра 1, третий выход программируемой логической матрицы 8 — с соответствующей шиной 16 управления и входом установки в единицу второго триггера 17, вы540 ход которого соединен с первым входом второго элемента И 18, второй выход программируемой логической матрицы 8 соединен с шиной 19 управления, четвертый выход программируемой логической матрицы 8 соединен с первым входом второго элемента И 18 и вторым счетчиком 20, выходы которого соединены с адресными шинами 21 выход элемента И 18 соединен с входом управления шинных формирователей 22, Входы которого соединены с выходами буферного регистра 1, а выходы — с шинами 13 вывода данных, шина 23 управления сбросом соединена с соответствующими входами счетчика 7, регистра 11 формирования корректирующего кода триггера 17 и счетчика 20, шины 10 и 24 управления "Режим коррекции" и "Чтение/запись" соответственно соединены с соответствующими входами программируемой логической матрицы 8.

Предложенное устройство работает следующим образом.

В режиме записи информационный блок, состоящий из Р слов, .поступает по шине 2 ввода данных пословно на буферный регистр 1. Прием данных происходит по сигналу "Прием слова", передаваемому по шине 3 управления.

Сигнал "Прием слона" устанавливает в единичное. состояние триггер 4, тем самым разрешая по шине б подачу синхроимпульсов на счетчик 7 и регистр 11 формирования корректирующего кода. В буферном регистре 1 происходит параллельно-последовательное преобразование информационного слова, которое через программируемую логическую матрицу 8 передается на регистр 11 формирования корректирующего кода.

Счетчик 7 подсчитывает количество бит, поступивших на регистр 11 формирования корректирующего кода.

После передачи информационного слова в этот регистр с выхода "Отсчет разрядности информационного слова" программируемой логической матрицы 8 поступает сигнал, переводящий триггер 4 в нулевое состояние и прекращающий подачу синхроимпульсов ° Далее происходит запись очередного информационного слова в буферный регистр 1. Эта операция повторяется

Р раз. В регистре 11 формирования корректирующего кода производится з 1275 деление записываемой информации на порождающей многочлен и вычисление корректирующего числа.

После формирования корректирующего числа по шинам 14 и 15 поступают сигналы управления, разрешающие его передачу через мультиплексор 12 на шины 13 вывода данных.

В режиме чтения информационный блок поступает в ОЗУ системы и одно- tO временно по шине 2 ввода данных поступает на буферный регистр .1. Данные и корректирующее число передаются в последовательном коде с буферного регистра 1 на регистр 11 форми- 15 рования корректирующего кода и одновременно в блок 9 памяти.

Полученное в регистре 11 формирования корректирующего кода после чтения информационного блока коррек- 20 тирующее число дает информацию об отсутствии или наличии ошибки.

Если обнаружена корректируемая ошибка, по шине 19 из программируемой логической матрицы 8 поступает 25 сигнал "Корректируемая ошибка" и выполняется процедура локализации и исправления ошибочных разрядов.

По сигналам "Режим коррекции" и

"Прием слова", подаваемым по шинам 10 щ и 3 управления соответственно, разрешается перезапись информации из блока 9 памяти в буферный регистр 1.

Когда в буферном регистре 1 сформировано ин ормационное слово с выхо 35 да "Отсчет разрядности слова" программируемой логической матрицы 8 поступает сигнал на вход установки нуля триггера 4, переводящий его в нулевое состояние и прекращающий пода- 4О чу синхроимпульсов на буферный регистр 1 и счетчик 7. Тот же сигнал поступает на синхровход счетчика 20.

540

Устройство для обнаружения и исправления ошибок в доменной памяти, содержащее буферный регистр, входы группы которого соединены с соответствующими шинами ввода данных, первый вход — с первой шиной управления, первый триггер, первый вход которого соединен с первой шиной управления, первый элемент И, первый вход которого соединен с шиной синхронизации, второй вход — с выходом первого триггера, а выход - с третьим входом буферного регистра, первый счетчик, первый вход. которого соединен с выходом первого элемента И, а второй вход — с второй шиной управления, блок памяти, входы группы которого соединены с соответствующими выходами первого счетчика, а вход управления — с третьей шиной управления, программируемую логическую матрицу, входы первой группы которой соединены с выходами первого счетчика, входы второй группы - соответственно с выходом блока памяти, входом блок памяти, соответствующим выходом буферного регистра, третьей и четвертой шинами управления, первый выход программируемой логической матрицы соединен с вторым входом буферного регистра, а второй выход — с пятой шиной управления, регистр формирования корректирующего кода, входы группы которого соединены с выходами группы программируемой логической матрицы, первый вход — с выходом пер вого элемента И, второй вход — с второй шиной управления, а выходы — с входами третьей группы программируемой логической матрицы, мультиплексор, входы группы которого соедийены с выходами регистра формирования корректирующего кода, выходы - с шинами вывода данных, а входы управления — с шестой и седьмой шинами управления, шинные формирователи, входы группы которых соединены с выДалее снова поступает управляющий- 5 сигнал "Прием слова" и выполняется запись очередного слова из блока 9 памяти в буферный регистр 1, Одновременно с выдачей символа из блока 9 памяти происходит сдвиг информации в регистре 11 формирования корректирующего кода. Когда ошибочный символ локализован, он исправляется инвертированием; при этом активируется выход "Ошибка скоррек- 55 тирована" программируемой логической матрицы 8. Этот сигнал передается на шину 16 управления, а также устанавливает триггер 17 в "1". В результате информационное слово, содержащее исправленный символ, по сигналу, поступающему с выхода элемента И 18, выдается через шинные формирователи 22 в ОЗУ систему по адресу, задаваемому счетчиком 20. На этом заканчивается работа устройства.

Формула изобретения

75540

Составитель 18.Ðoçåíòàëü

Редактор Л.Гратилло Техред Д.Олейник Корректор N.Самборская

Заказ 6569/46 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий.113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4

S 12 ходами буферного регистра, а выходы — с шинами вывода данных, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит второй триггер, первый вход которого подключен к третьему выходу программируемой логической матрицы, второй вход. — к второй шине управления, второй элемент И, первый вход которого подключен к выходу второго триггера, второй вход — R четвертому выходу программируемой логической матрицы, а выход — к входу шинных формирователей, второй счетчик, первый вход которого подключен к четвертому выходу программируемой логической матрицы, второй вход — к второй шине управления, а выходы подключены к адресным шинам ! О устройства.