Вычислительное устройство

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке высокопроизводительных устройств обработки потоков дискретной информации. Цель изобретения - расширение функциональных возможностей за счет выполнения операции параллельного суммирования (2 -1)-х N-разрядных чисел. Новым в устройстве, содержащем матрицу N х (Ы-1)полньк одноразрядных сумматоров , 2М-разрядный сумматор, 2N элементов памяти, является введение матрицы NxN блоков формирования разрядных слагаемых. 4 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИН

4 3 Al (19) (11) (53)5 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4464359/24, (22) 21.07.88 (46) 07..05.91. Бюл. ¹ 17 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) О.Г.Кокаев, В.С.Кисленко, И.Ф.Имамутдинов, 11.А.Треяль и В.Г.Александров (53) 681.325(088.8) (56) Патент С1ЧА № 3914589, кл. G 06 F 7/52, опублик. 1975.

Авторское свидетельство СССР № 938282, кл. С 06 F 7/52, 1980. (54) В1ИИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к вычисли.тельной технике и может найти применение в электронных вычислительных машинах и быстродействующих процессорах обработки потоков дискретной информации.

Цель изобретения — расширение функциональных возможностей за счет выполнения операции параллельного суммирования (2 -1)-х N-разрядных чисел.

На AHI 1 представлена функциональная схема четырехразрядного вычислительного устройства; на фиг. 2 — функциональная схема сумматоров; на фиг. 3 - функциональная схема блока формирования. разрядных слагаемых; на фиг. 4 — структурная-схема, иллюстрирующая работу устройства.

Вычислительное устройство содержит (фиг. I) матрицу 1 Nx(N-1) полных одноразрядных сумматоров 2, 2N-ряз2 (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке высокопроизводительных устройств обработки потоков дискретной информации.

Цель изобретения — расширение функциональных возможностей за счет выпол-, нения операции параллельного суммирования (2 -1)-х N-разрядных чисел . НоЙ вым в устройстве, содержащем матрицу

N х (N-1)полных одноразрядных сумматоров, 2N-разрядный сумматор, 2N элементов памяти, является введение матрицы NxN блоков формирования разрядных слагаемых. 4 ил, рядный сумматор 3, 2И элементов 4 памяти, входы множимого 5 и множителя 6 устройства, вход 7 записи устройства, вход 8 суммирования устройства, вход

9 округления устройства, выходы 10 результата устройства, матрицу 11

NxN блоков формирования разрядных слагаемых, входы 120-129 разрядного среза слагаемый устройства, вход 13 выбора режима работы устройства.

Каждый блок 1 1 формирования разрядных слагаемых (фиг. 3) содержит элемент ИЛИ 14, счетный триггер 15, элемент НЕ 16, элементы И 17 и 18, входы

19 — 22 блока, выходы 23 и 24 блока.

Вычислительное устройство, выполненное в виде модулей (фиг. 4), состоит из модулей 25 — 28 и регистра 29.

Реализация устройства может быть выполнена в виде модуля. В матрице блоков 11 формируются разряди частич1647553 ных произведений или двоичных кодов содержимого разрядных срезов, а в матрице 1 сумматоров 2 непосредственно вычисляется результат. 2N"разрядный сумматор 3 может быть либо включен в состав вычислительного устройства при его реализации в виде БИС с целью исключения дополнительного оборудова-. ния при объединении модулей, либо выделен из БИС с целью экономии выводов.

Введение элементов 4 памяти в сочетании с размещением дополнительных входов по краям матрицы 1 позволяет легко осуществить конвейерный режим вы" числения при объединении модулей с целью расширения разрядной сетки операндов и количества слагаемых.

Вычислительное устройство может работать в двух режимах! a} режим ум- 20 ножения двух N-разрядных сомножителей; б) режим сложения N-разрядных слагае" мых причем их количество может достиг гать 2 -1.

Задание режима работы вычислитель-. 25 ного устройства осуществляется по входу 13, при этом логическая "1" на данном входе определяет режим сложения, а "0" — умножение двух сомножителей.

30 Рассмотрим работу вычислительного устройства при умножении двух четырехразрядных сомножителей (фиг. 1) . С вхс1дов 5 и 6 множимого и множителя на входы 19 и 20 блоков 11 поступают соответствующие разряды множимого и мно" жителя. Логический "0" на входе 21 блока 11, являющийся сигналом выбора режима работы устройства, после инвертирования на элементе HE 16 разрешает 40 получение на выходе первого элемента

И 17 коньюнкции разрядов множимого и множителя, запрещая выдачу информации с выхода счетного триггера 15. После этого в матрице 1 сумматоров 2 выпол- 45 няется поразрядное сложение разрядов частичных произведений, поступающих с выходов 24 блоков 11, и распространение сигнала переноса вдоль матрицы 1 за время, равное 2(N-1)с, где, — время распространения сигнала в сумматоре 2. Для случая N=4 это составит 6Г.

По сигна."у, поступающему на вход 7,, полученное произведение запомнится в элементах 4 памяти. С выходов элементов 4 памяти произведение поступа- 55 ет на 2N-разрядный сумматор 3, на вы1ходах 10 которого формируется результат умножения. Сигнал переноса в старшем разряде сумматора 3 в данном случае отсутствует °

При расширении разрядной сетки выполняется объединение вычислительных модулей (фиг. 4), которое позволяет осуществлять конвейерный режим вычислений. Объединение модулей осуществляется подключением выходов 10 старших разрядов результата модуля 25 к входам 8 2N-разрядного сумматора 3 модуля 28. Выходы 10 модуля 26 подсоединены к входам 8 модуля 27 и аналогично для следующих модулей.

Работа вычислительного устройства .в конвейерном режиме осуществляется следующим образом. На входы сомножителей модуля 25 поступают разряды Х множителя и разряды 7ьо множимого, на входы сомножителей модуля 26 "

Х и Уз о, на входы сомножителей модуля 27 — Хзо и Y q, на входы сомножителей модуля 28 — Х q. и У 4,.

В каждой матрице модулей 25-28 выпол" няется перемножение поступивших четырехразрядных составляющих сомножителей. По первому такту, поступающему на входы 7, полученные произведе25 2б 2 28 нн" Pr î Рт-о» Pr-o Рт-о 3anomt каются в элементах 4 памяти. С вы-ходов элементов 4 памяти произведения поступают на соответствующие входы сумматора 3 со сдвигом влево частичных произведений, обусловленным алгоритмом умножения.

В сумматоре 3 модуля 27 при сложении частичных произведений образуется сигнал переноса, который подается на вход 8 сумматора 3 модуля 28 °

Сигнал переноса на выходе модуля 26 отсутствует, так как в нем производится сложение старшей части произведения, сформированной модулем 25, и младшей части произведения, формируемой модулем 26.

По второму такту результат вычисления в виде шестнадцатиразрядного произведения запоминается в регистре 29. При поступлении новых операндов с темпом, равным одному такту работы устройства, полный цикл вычисления повторяется.

Рассмотрим работу вычислительного устройства в режиме параллельного.

К сложения (2 -1)-х N-разрядных слагаемых (для случая 11=4 число слагаемых может достигать 15).!

64 7553

Параллельное сложение N-разрядных

I операндов выполняется в два этапа.

Первый этап заключается в параллельном подсчете количества единиц в каждом разрядном срезе. К i-му разрядно5 му срезу относятся i-e разряды всех операндов. Второй этап заключается в параллельном сложении полученных результатов в соответствии с их весами, учет которых выполняется сдвигом влево на один разряд разрядной сетки результата подсчета -.го разрядного среза относительно разрядной сетки результата (i-1)-го разрядного среза.

С входов разрядньгх срезов 12 по-.

» ступают разрядные срезы слагаемых на соответствующие входы 22 первых бло-. ков 11 в каждой строке матрицы блоков 11, причем ь=О соответствует разрядный срез млацших разрядов операндов.

В каждой строке матрицы блоков 11 в счетных триггерах 15 блоков 11, образующих двоичный счетчик, выполняется подсчет количества единиц каждого разрядного среза. Сигнал логической

t9 II

1 на входах 1 3 определяет переход каждого блока 1 1 к выдаче содержимого счетного триггера 1 5 на выход 24 . За- 30 тем выполняется суммирование рез ультат ов подсчета количества единиц в каждом разрядном срезе в матрице 1 . По такту, поступившему на вход 7, полу ченное значение суммы операндов Аякси35 руется на элементах 4 памяти а затем

» через сумматор 3 подается на выход 10 результата устройства.

Объединение модулей (фиг. 4) поз во- 40 ляет увеличить разрядность и количество слагаемых (например, для случая

N=8 количество слагаемых может достигать 255).

На входы разрядных срезов 12 -12 45 модуля 25 поступают младшие четыре разрядных среза слагаемых, а на входы

12 -12г модуля 27 — старшие разряды.

По первому такту, поступающему на вхо-!

, .50 ды полученные суммы Р, o Р го у

27 28

Р, Р фиксируются в элементах 4 памяти. С выходов элементов 4 памяти полученные результаты поступают на со- 5

55 ,ответствуюгде входы сумматоров 3 со сдвигом влево частичных сумм, обусловленным алгоритмом сложения. По второму такту результат сложенщг в виде

16-разрядной суммы запоминается в ре" гистре 29.

Формула изобретения

Вьгчислитсльное устройство, содержащее матрицу N(N-1) полных одноразрядных сумматоров (где — разрядность сомножителей), 2N-разрядный сумматор и 2N элементов памяти, причем выход переноса (i,j)-ro полного одноразрядного сумматора матрицы, где первая переменная обозначает номер строки» а вторая переменная — номер строки + номер позиции сумматора в этой строке (где i=I,... N-2, j=1 È-2, где M=2(N-1) соединен соответственно с входом переноса (х+1, j+1)-го полного одноразрядного сумматора матрицы, выход суммы (a,b)-го полного одноразрядного сумматора матрицы (где а=1,...,И-1, b=2,...,Ì-1) соединен соответственно с входом первого слагaeMoro (а+1, Ъ)-ro полного одноразрядного сумматора матрицы, выход переноса (N-1, с)-го полного одноразрядного сумматора матрицы соединен соответственно с входом второго слагаемого (N, с+1)-ro полного одноразрядного сумматора матрицы (где с=М/2, ...,М-1), выход переноса (N j)-го полного одноразрядного сумматора мат," рицы соединен с входом переноса (N

j+1) полного одноразрядного сумматора матрицы соответственно, выход суммы (N,d)-го полного одноразрядного сумматора матрицы (d=1,...,M) соеди". нен соответственно с информационным входом К-го элемента памяти (К=2,..., 2N-1), выходы 2N элементов памяти соединены соответственно с входами первого слагаемого 2N-разрядного сумматора, входы второго слагаемого которого соединены с, входом суммирования устройства, а выходы — с выходами результата устройства, вход округления которого соединен с входом переноса (N, М/2+1)-го полного одноразрядного сумматора матрицы, выход перекоса (N, е)-ro полного одноразрядного сумматора матрицы соединен соответственно с входом переноса (N, е+1)-го полного одноразрядного сумматора матрицы (е=И/2+ 1),(И-1), выход переноса (N, M) -го полного одноразрядного сумматора матрицы соединен с информационным входом 2N-го элемен» та памяти, входы записи 2N элементов

1647553 памяти соединены с входом записи уст-. ройства, выход переноса (N-3, f)-го полного одноразрядного сумматора матрицы соединен с входом второго сла5 гаемого (N-1, f+1) -ro полного одноразрядного сумматора матрицы (где f=

=М/2,...,М-3), о т л и ч а ю щ е ес я тем, что, с целью расширения функциональных воэможностей путем . выполнения операции параллельного суммирования (2 -1)-х И-разрядных

М чисел, в него введена матрица ИхМ ! блоков формирования разрядных слагаемых, причем первые входы блоков формирования разрядных слагаемых мат- рицы соединены с входами соответствующих разрядов множимого устройства, входы разрядов множителя которого соединены с вторыми входами соответствующих блоков формирования разрядных слагаемых матрицы, третий вход каждого блока формирования разрядных слагаемых матрицы соединен с входом выбора режима работы устройства, 25 вход р-го разрядного среза слагаемых которого соединен с четвертыми входа-. ми (р, 1)-х блоков формирования разрядных слагаемых матрицы (где р=1,..., N), первый выход (р,а)-ro блока формирования разрядных слагаемых матрицы соединен с четвертым входом (р, а+1)-. го блока формирования разрядных слагаемых матрицы, второй выход (р, 1)-го блока формирования разрядных слагаемых.матрицы соединен с информационным входом первого элемента памяти, вторые выходы всех блоков Аормирования разрядных слагаемых матрицы, кроме первого блока, соединены с входами первого и второго слагаемых соответствующих К первых полных одноразрядных сумматоров Н-го столбца матрицы, где 4=1, 1 .для и 1, K= )и/2(—

)и/7(для и p1, ближайшее целое, меньшее или равное

n/2, n — вес разряда частичного произведения.

1647553

1647553! 647553

Составитель Е.Иурзина Редактор В.Бугренкова Техред Ц.Дццык . Корректор Л.Патай

:Заказ 1400 Тираж 405 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101