Устройство для преобразования чисел из кода системы остаточных классов в позиционный код с контролем ошибок

 

Изобретение относится к вычислительной технике и может быть использовано для сопряжения устройств, функционирующих в системе остаточных классов с позиционными системами счисления, а также для контроля информации. Цель изобретения - увеличение быстродействия и сокращение объема оборудования. Для этого изменяют алгоритм работы, сокращают объем блоков памяти, вводят первый и второй счетчики и образуют между ними блоки связи, что дает возможность увеличить быстродействие и сократить объем оборудования. 1 ил.

СОК33 СОВЕТСКИХ

СОЦИЛЛИСТИ IECKVIX

РЕСПУБЛИК

ГОСУДАРСТВЕ ННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ. (21) 4933833/24 (22) 30,04.91 (46) 23.02.93. Бюл, М 7 (72) Н.И,Червяков, А.А,Оленев и B.В.Бережной (56) Авторское свидетельство СССР й< 1238078, кл. G 06 F 11/08, 1984.

Авторское свидетельство СССР

hL 1488968, кл. G 06 F 11/08, 1987. (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ЧИСЕЛ ИЗ КОДА СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ В ПОЗИЦИОННЫЙ

КОД С КОНТРОЛЕМ ОШИБОК

Изобретение относится к вычислительной технике и может быть использовано для сопряжения устройств, функционирую. щих в системе остаточных классов с позиционными системами счисления. а также для контроля информации.

Целью изобретения является увеличение быстродействия и сокращение аппаратурных затрат.

Устройство использует в своей работе следующее. Известно, что для обнаружения и исправления ошибок s информации, представленной в системе остаточных классов (СО К), необходимо наличие контрольных (избыточных} оснований. Например, СОК имеет 6 рабочих и 2 контрольных основания, тогда рабочий диапазон

Pp = Р1.Р2.РЗ.Р4.Р5.Рб, (1) а полный Рл = Pp.Р7.Р8. причем (2)

Р1< Р2 < РЗ <Р4 < Р5 < P6 < P7 < Р8.

Число в СОК представится в виде

А = (а . а . < Q. (л. . г.-;,. га, F7, ав) „„Sly 1797119 А1

< (я)с G 06 F 11/08, Н 03 М 7/18

" . .69;, - (57) Изобретение относится к вычислительной технике и может быть использовано для сопряжения устройств, функционирующих в системе остаточных классов с позиционными системами счисления, а также для контроля информации, Цель изобретения— увеличение быстродействия и сокращение объема оборудования. Для этого изменяют алгоритм работы, сокращают объем блоков памяти, вводят первый и второй счетчики и образуют между ними блоки связи, что дает возможность увеличить быстродействие и сократить объем оборудования. 1 ил.

Основываясь на методе проекций, если кодовое слово правильно, то все проекции числа А будут равны самому числу, в случае ошибки по одному из оснований правильной будет лишь одна проекция по этому же основанию.

В устройстве с целью увеличения быстродействия предлагается вычисление проекций по двум основаниям, но с учетом того, чтобы при исключении двух оснований диапазон представления проекции превышал бы рабочий диапазон, то есть Рр Р; .

Например, имеем те же восемь оснований Р1.Р2.РЗ.Р4.Р5.Рб.Р7,Р8. Рабочий диапазон Ðp. Исключая два основания

Р1.2 - РЗ.Р4.Р5.P6.Р7.Р8 > Pp

Р3.4 - Р 1. Р2. Р5. Рб, Р7. Р8 > Pp

Р5.6 P1.Ð2.РЗ.Р4.Р7.PS > Pp

Р7.8 - Р1.Р2. РЗ. Р4. Р5. Pб =. Рр, получаем выполнение указанного условия.

Для перевода проекций числа Г. в ПСС используется выражение А- (Q1 В l +

+ u„- В5 + cs Be + й7 В т + era В s) m а 0 P 3. 4

1797119

Пример блоков памяти

Первый блок памяти для и =8.

Второй блок памяти

Р5,б

Р3,4

Р 3.2

Рт,S

В1В2 Вз В40 0 Вт

82Bг0 0 B. BгВт

B 3B 3B„3B3В 3

В14 4В2" В14 В 14 4Вс" В«О

Во

Ва2

Вв

0 аналогична для проекций 0 другим двум основаниям Р1.2; Р5.т1: Р7.8.

После вычисления проекции па двум основаниям резуль1ат сравнивается с рабочим диапазоном Рр. При попадании результата в рабочий диапазон результат считается правильным и вычисления на этом заканчиваются. B случае выхода результата эа пределы диапазона Рр производится вычисление следующих проекций по двум основаниям до тех пор, пока результат не будет меньше или равен Рр. Если же такого не происходит, делается вывод атом, что ошибка произошла более чем по одному основанию и исправление ее невозможно.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство для преобразования чисел из кода COK в позиционный код с контролем ошибок содержит группу блоков элементов

И 1, первый счетчик 2, дешифратор 3. триггер 4, первый элемент И 5, первый блок памяти 6, второй элемент И 7. схему 8 сравнения с константой. сумматор 9 по модулю, блок умножения 10. второй счетчик 11, второй блок памяти 12, информационные входы устройства 13. выход 14 окончания преобразования, выход 15 результата устройства, тактовый вход 16, вход 17 запуска.

Группа блоков элементов И 1 состоит из и блоков элементов И, где и — количество модулей СОК, блок состоит из m элементов

И, где m = )а92Р j. где Р; — основание СОК.

Объединение выходов блоков 1.1-1.8 элементов И выполняет функцию логического

ИЛИ, Счетчики 2 и 11 — известные функциональные элементы. Коэффициент счета первого счетчика должен быть К ч1 К1, где N > =

-n /2 — количество ячеек памяти первого г блока памяти. Коэффициент счета второго счетчика К,.„2 > Иг, где 512 = п/2 — количество ячеек памяти BTopof элемента памяти. Дешифратор 3 — известный функциональный элемент с числом выходов, равным и, а входов, соответственно ))одгп(. В качестве триггера 4 выбран RS-триггер. Первый 6 и второй 12 блоки памяти представляют собой ПЗУ с информационной емкостью N =

=n2/2xm и Nz = n!2õÌ соответственно, где

М вЂ” разрядность представленля модулей сумматсра по модулю.

Схема 8 сравнения с констан1ой представляет собой комбинационную схему. количество разрядов которой определяется величиной Рр, Сумматор по модулю 9-накап5 ливающего типа. количество разрядов соразмерно с величиной Рп. Блок умножения

10 выполняет операцию арифметического умножения величин остатка по модулю от числа а íà Bi — ортогональный базис.

Устройство работает следующим образом.

На вход 17 запуска подается импульс, который устанавливает триггер 4 в единичное состояние и одновременно устанавливает первый 2 и второй 11 счетчики в нулевое состояние. Единичный уровень с выхода триггера 4 подается на вторые входы первого 5 и второго 7 элементов И, что раз-решает прохождение тактовых импульсов с тактового входа 16 на счетный вход первого счетчика 2, При поступлении первого тактового импульса на счетный вход первого счетчика 2 на его выходе формируется число 1 в двоичном коде, которое служит адресом для первого блока памяти, а также поступает на вход дешифратора 3 и формирует "1" на первом его выходе, которая, проходя через второй элемент И 7, поступает на счетный

30 вход второго счетчика 11 и формирует на его выходах адрес первой ячейки для второго блока памяти 12, с выхода которого на вход задания величины модуля поступает значение первого модуля и сумматор 9 готов суммировать по модулю Р5,5. Единичный сигнал с первого выхода поступает на блок 1,1 группы блоков элементов И 1 и тем самым пропускает на блок умножения 10 значение первого остатка от числа А. Таким образом. на вхоцы блока умножения 10 поступают а1 и В1. С его выхода произведение поступает на сумматор 9 по одулю и записывается в его регистр. После этого с тактового входа 16 второй импульс поступает на счетный вход первого счетчика 2, на выходе которого формируется число 2 в двоичном коде, по:которому из первого блока памяти

6 выдается следующее значение ортогонального базиса Bz и открывается блок 1.2 группы блоков элементов И 1. На блок умножения 10 поступят следующие операнды аг и Вг, а в регистр сумматора 9 запишется

I сумма a> B> .+c> Bz и т.п, С приходом

1 восьмого тактового импульса с выхода сумматора 9 на вход схемы 8 сравнения с константой поступит проекция числа A no модУлЯм Р5 и Р5. Если А > Рр, то на выходе схемы 8 сравнения с константой останется нулевой уровень, который не изменит состо1737119 ячия триггера 4. Следующий тактовый импульс с входа 16 проидет на счетный вход первого счетчика 2, который сформирует ад. рес следующей ячейки блока памяти 6, а гак как к .входам дешифратора 3 подключены три выхода первого счетчика 2, соответствующие младшим разрядам, что соответствует коэффициенту счета K«< = 8, то нг первом выходе дешифратсра опять будет единичный сигнал, который откроет блок 1.1 группы блоков элементов И 1 и одновременно поступит через второй элемент И 7 на счетный вход второго счетчика 11, на выходе . которого. будет сформирован адрес второго

;модуля для сумматора 9. Таким образом, на входы блока умножения 10 поступят с1 и

B> . т;е. будет вычисляться вторая проекция числа И, после вычисления которой производится сравнение с константой. Если А < Pp, . то на выходе схемы 8 сравнения с константой появится единичный сигнал, который перекинет в нулевое состояние триггер 4, что закроет первый 5 и второй 8 элементы

И, на выходе 15 результата устройства будет выдан правильный результат и преобразование числа А из СОК в ПСС закончится, .Формула изобретения

Устройство для преобразования чисел из кода системы остаточных классов в пози, ционный код с контролем ошибок, содержащее группу блоков элементов И, блок умножения, сумматор l10 модулю, первый блок памяти, схему сравнения с константой, триггер, первый элемент И, причем информационные входы устройства соединены с первыми входами соответствующих блоков элементов И, выходы которых соединены с входов первого сомножителя блока умножения, вход второго сомножителя которого соединен с выходом первого блока памяти, выход блока умножения соединен с входом

5 сумматора по лодулю, выход которого является выходом результага устройства и подключен к входу схемы сравнения с константой, выход которой является выходом окончания преобразования и подклю10 чен к входу сброса триггера, выход которого подключен к первому входу первого элемента И, второй вход которого псдключен к тактовому входу устройства. единичный вход триггера подключен к входу запуска устройl5 ства, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия и сокращения объема оборудования, устройство содержит первый и второй счетчики, дешиф ратор, второй блок памяти и второй элемент И, причем

20 выход первого элемента И подкл счен к входу разрешения чтения первого блок- памяти и счетному входу nepeot.o счетчика, выходы которого соединены с адресными входами первого блока памяти и входами

25 дешифратора, выходы которого соединены с вторыми входами соответствующих слоков элементов И, первый выход дешифратсра подключен к первому входу второго, элемента И, к второ,"лу входу которого псд30 ключен- выход триггера, выход второго элемента И подключен к счетному входу второго счетчика, выход которого подключен к адресным входам второго блока памяти, выход которого подключен к вхсду

35 задания величины модуля сумматора по модулю, вход запуска чстссйства и, .;r, 0÷åH к входам сброса первого и второго счетчиков.

1797119

Составитель И.Сафронова

Техред M.Mîðãåíòàë Корректор Л.Пилипенко

Редактор

Г1роизводственно-издательский комбинат Патент", г. Ужгород, ул.Гагарина. 101

Заказ 654 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва. Ж-35, Раушская наб.. 4/5