Вычислительный узел цифровойсеточной модели для решения дифферен-циальных уравнений b частных производ-ных

 

ИСАНИЕ

ИЗОБРЕТЕНИЯ

ОП

Союз Советских

Социалистических

Респубпик ю 798858

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ (6! ) Дополнительное к авт. сеид-ву (22) Заявлено 06.12.78 (21) 2694323/18-24 (51)м с присоединением заявки ¹

G 06 F 15/328

Государственный комитет

СССР но делам изобретений и открытии (23) Приоритет—

Опубликовано 230181. Бюллетень № 3 (3) УДК 681. 32 8, Ь (088. 8) Дата опубликования описания 2301В1 (72) Авторы изобретения

E.À.Áàøêoâ, В.П.Боюн, Л.Г.Козлов и И.В,Ладыженский

Донецкий ордеча Трудового Красного Знамени политехниче=кий институт и Ордена Ленина

Институт кибернетики АН Украинской CCP (71) Заявители

,54) ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФРОВОЙ СЕТОЧНОЙ

МОДЕЛИ ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ

УРАВНЕНИЙ В ЧАСТНЫХ ПРОИЗВОДНЫХ

Изобретение относится к вычислительной технике и может быть использовано при построении устройств для решения задач математической Физики, описываемых уравнениями в частных производных.

Известен вычислительный узел цифровой сетки, содержащий процессор, выполняющий последовательно, разряд за разрядом, арифметические и логические операции и два блока памяти . (11.

Недостатком его является большое количество оборудования, поскольку каждый вычислительный узел представ- 15 ляет собой универсальную вычислительную машину, программно настраиваемую на выполнение требуемой последовательности действий, и низкое быстродействие вследствие последовательного 20 способа обработки информации.

Известен вычислительный узел цифровой сетки, содержащий многовходовой сумматор, регистр сдвига, элементы И (2).

Недостатком рассматриваемого узла является низкая точность вычислений, обусловленная простым отбрасыванием втладших разрядов при выполнении деления на коэффициент "четыре" путем 30 сдвига регистра на два разряда Кро ме того, для рассматриваемого узла характерна низкая скорость решения задач. Это является следствием того, что данный узел реализует метод простой итерации решения конечно-разностных уравнений, который требует много итераций для получения решения.

Наиболее близким по технической сущности к предлагаемому является вычислительный узел цифровой сетки, содержащий многовходовой сумматор, регистр сдвига, элемент И, группу элементов И и блок умножения, входы сумматора соединены с входами узла, выход сумматора соединен с последовательным входом блока умножения, параллельные входы блока умножения соединены с группой кодовых входов узла, выход блока умножения соединен с последовательным входом регистра сдвига, последовательный выход регистра соединен с первым входом элемента И, параллельные выходы регистра сдвига соединены с первыми входами элементов И группы элементов И, «ыхбд элемента И соединен с выходом узла, выходы элементов И группы соединены к с параллельными выходами узла, управ ляющие входы регистра и элементов И

798858 соединены с упранляющими входами узла (3 j.

Недостатком рассматринаемого узла ялвяется низкая скорость решения задач. Это обусловлено тем, что данный узел реализует метод простой итерации решения конечно-разностных уравнений.

Метод простой итерации обладает медленной сходимостью. Поэтому решение уравнений в частных производных с применением рассматриваемого узла требует большого количества итераций и соответственно больших затрат времени.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в вычислительный узел, содержащий сумматор, блок умножения, информационные входы которых соединены соответственно с информационными вхо- 20 дами узла, регистры сдвига, элементы И, тактовые входы которых соединены соответственно с тактовыми входами узла, выход первого элемента И является выходом узла, введены коммутаторы и преобразонатель кода в дополнительный код, выход которого соединен с первым входом сумматора, выходы младших разрядов первого и второго регистров сдвига соединены соответственно с первыми входами первого и второго коммутаторов, вторые входы которых и вход второго элемента И соединены с выходом сумматора, выход второго элемента И подключен к входу блока умножения, выход третьего коммутатора подключен к входу преобразователя кода н дополнительный код, информационные входы четвертого и пятого коммутаторов соединены соответственно с информационны- 40 ми входами узла, выход блока умножения подключен к входу пятого коммутатора, выходы четвертого и пятого коммутаторов соединены соответствен- но с вторым и с третьим входами сум- 45 матора, входы третьего и шестого коммутатора соединены с выходами младших разрядов первого и второго регистров сдвига, выход шестого коммутатора подключен к входу первого элемента И и к четвертому входу сумматора, нходы седьмого коммутатора соединены соответственно с выходами первого и второго регистров сдвига, выходы седьмого коммутатора являются информационными выходами узла, выходы первого и второго коммутаторов соединены соответственно с входами старших разрядов первого и второго регистров сдвига, тактовые входы коммутаторов соединены с тактовыми ц) входами узла.

На фиг.1 представлена блок-схема предлагаемого узла; на фиг.2 — блоксхема блока умножения; на фиг.3 блок-схема коммутатора.

Предлагаемый узел содержит сумматор 1, блок 2 умножения, регистры 3 и 4 сдвига, преобразователь 5 кода в дополнительный код, элементы И 6 и 7, коммутаторы 8-14, информационные входы 15-20 узла, ин4>ормационные выходы 21 и 22 узла, тактовые входы

23-40 узла, триггер 41,4>ормирователь

42 кода, сумматор 43 с запоминанием переносов, в котором выход суммы каждого разряда соединен с входом соседнего младшего разряда, а выход переноса разряда — с входом разряда.

Выход младшего разряда сумматора соединен с выходом 45 блока умно>кения.

Информационные входы 20 блока умножения соединены с входами формирователя кода 42, управляющие входы которого соединены с ныходом триггера

41 и последовательным входом 44 блока умно>кения, который соединен также с входом триггера 41, выход младшего разряда сумматора соединен с выходом

45 блока умножения, каждый коммутатор состоит из элементов И 46 и 47 и элемента ИЛИ 48, входы элемента

ИЛИ 48 соединены с выходами элементов 46 и 47, первые нходы которых соединены с входами 49 и 50 коммутатора, выход 51 коммутатора соединен с выходом элемента ИЛИ 48, вторые входы элементов И соединены с управляющими входами 52 .и 53 коммутатора.

Вычислительный узел позволяет вычислять приближения к решению в двух соседних узлах сеточной области по алгоритму ()(к 1) 1

1, /, U (К) () (< ") + ® (()(К) (К) (К) (К)

1+1,) 1 1,) 4 1+2,$ 1) jan()+1 1+1,1-1

4 (К-1)

+ . „.-4(), „, ) где k — номер итерации; номер столбца и строки сеточной области;

U — искомое решение задачи в узлах сетки, известные величины;

N — итерационный параметр.

Устройство работает следующим образом.

В исходном состоянии в регистре

3 находится U, в регистре 4 — U <. (к-1) (K-1)

1и-Ц обе величины представлены дополнительным кодом. Триггер 41 блока 2 умножения — в нулевом состоянии.Далее реализуется формула (1) . В течение (n+2) тактов работы устройства подаются единичные управляющие сигналы на входы 23, 29, 31, 37, 26, (к-1)

39 и 40. Это обеспечинает приеМ U„- 1,1

798858 из соседнего вычислительного. узла ь(К -1)

:строке по входу 17, прием U,„ и

0„" из соседних узлов в столбце по входам 15 и 16, прием t; по входу

19 из блока правых частей сеточной модели, прием информации с выхода сумматора 1 на вход блока 2 умножения через элемент И б, выдачу U, из регистра 4 через коммутатор 14 на вход сумматора 1 и в соседние вычислительные узлы через элемент

И 7 по выходу 21, а также возможность циклического сдвига регистров 3 и 4 через коммутаторы 8 и 9. Пре.образователь 5 предназначен для 1 получения дополнительного кода от величины поступающей на его вх4д.

Это необходимо для выполнения операции вычитания в формулах 1 и 2

Во время перных двух тактов регистр

3 не сдвигается. Так как коммутатор

10 в это время закрыт то в результа- 20 (к-1 1 те такой задержки U а ктически умножается на коэффйциент "четыре".

Регистр 4 в течение этих двух тактов сдвигается сигналом по входу 36, при этом последовательный код с выхода регистра через коммутатор 14 поступает на вход сумматора, где суммируется с остальными слагаемыми, поступающими с выхода преобразователя 5, соседних вычислительных узлов сеточной модели через коммутатор 11 и блока правых частей сетки через коммутатор 12.

Через коммутатор 9 младшие разряды регистра 4 при сдвиге переписываются место старших разрядов. z.e. co- 35 держимое регистра 4 сохраняется путем циклического сдвига. С третьего такта работы устройства подается единичный сигнал на вход 27, чем обеспечивается передача кода с ныхода младшего разряда регистра 3 на вход пре- 40 образователя 5 через коммутатор 10 и подаются сигналы сдвига на. вход 33.

В результате через коммутатор 8 выполняется циклический сдвиг регистра 3. 45

Очередной разряд суммы с выхода сумматора 1 через элемент И б поступает на вход 44 блока 2 умножения.

Иа входы 20 блока 2 умножения параллельным кодом подается величина (О/4, которая поступает на входы формирователя 42 кодов. На управляющие входы формирователя 42 кодов поступает очередной разряд суммы с входа 44 и предыдущий разряд суммы с выхода триггера 41. В зависимости от значений этой пары разрядов формирователь

42 кодов выдает на входы сумматора 43 значение и>/4, дополнительный код от uu/4 или нулевой код. Код с выхода Формирователя 42 суммируется с д содержимым сумматора 43. Тем самым реализуется известный алгоритм умножения чисел в дополнительных кодах. формирователь 42 кода является комбинационной схемой.

На сумматоре 43 образуется очередное частичное произведение, младший разряд которого поступает на выход

45 блока 2 умножения.

На и-ом и (и+1)-ом тактах работы сигнал сдвига на регистр 4 не подается. Этим обеспечивается на (и+1)— ом и (и+2)-ом тактах необходимое в дополнительном коде сложения знако(к ) ного разряда 0 „„со старшими разряда(K-41 ми 0„ и других соответствующих переменнйх в соседних вычислительных узлах. На (и+2)-ом такте работы сигнал сдвига подается на регистр 4.

В результате такой организации работы через (n+2) тактов содержимое регистров 3 и 4 восстанавливается.

Далее триггер 41 блока умножения сбрасывается в нуль и в течение и тактов работы устройства осуществляется операция суммирования. Для этого подаются единичные сигналы на вхо ды 38, 24 и 32. Остальные управляющие сигналы нулевые. На регистр 3 подаются сигналы сдвига. В результате последовательный код с выхода регистра 3 через коммутатор 14 суммируется со старшими разрядами произведения, поступающими с выхода 45 блока 2 умножения через коммутатор

12 на вход сумматора. Результат с выхода сумматора через коммутатор 8 записывается в регистр 3. Таким образом, через 2n+2 тактов работы в регистре 3 хранится вычисленное новое приближение.

Дальнейшее нычисление 0;,1 аналогично вычислению 0; . В течение к (и+2) тактов работы устройства подаются единичные сигналы на входы

23,30,31,37,26,39 и 40. Это обеспечивает прием 0„.+ .,из соседнего вычиск ! лительного узла н строке по входу

18, прием U U,; из соседних вычислительных узлов н столбце по входам 15 и 16, прием „„; по входу 19 из блока правых частей сеточной модели. Во время первых двух тактов не сдвигается регистр 4, что обеспечивает умножение на коэффициент "четыре" в формуле (2). Регистр 3 в это время циклически сдвигается. С третьего такта работы подается единичный сигнал на вход 28, н результате чего код с выхода регистра 4 поступает на вход сумматора, а регистр 4 циклически сдвнгается. Работа блока умножения аналогична описанному выше. На и-ом и (и+1)-ом тактах работы сигнал сдвига на регистр 3 не подается. Таким образом, за (и+2) тактов содержимое регистров 3 и 4 восстанавливается. Далее после сброса триггера 41 в течение и тактов работы устройства осуществляется к-1 суммирование 0„ с величиной

Ю (ц. -u() цМ („(к) + ., (ь-() )

+ 1i2,) i,) М<,) 4 i 1,j-1 i+<,j +(j

798858

Для этого подаются единичные сигналы на входы 39,25 и 32. На регистр 4 подаются сдвигающие импульсы. Через и тактов работы в регистре 4 будет получено новое .приближение.

Подавая сигналы 34, 35 на входы коммутатора 13 осуществляют считывание содержимого регистров 3 и 4 по выходам 22.

Время решения задачи при исйольэовании изобретения примерно в и раз меньше, чем при использовании извест-ного узла, где N — число узлов сеточной области по одному направлению.

Формула изобретения с

Вычислительный узел цифровой сеточ-15 ной модели для решения дифференциальных уравнений в частных производных, содержащий сумматор, блок умножения, информационные входы которых соединены соответственно с инйормационйыми входами, узла, регистры сдвига, элементы И, тактовые входы которых соединены соответственно с тактовыми входами узла, выход первого элемента

И является выходом узла, о т л и ч а ю шийся тем, что, с целью повышения быстродействия, в него введены коммутаторы и преобразователь кода в дополнительный код, выход которого соединен с первым входом сумматора, выходы младших разрядов пер30 вого и второго регистров сдвига соединены соответственно с первыми входами первого и второго коммутаторов, вторые входы которых и вход второго элемента H соединены с выходом сум- ЗЪ матора,выход второго элемента И подключен к входу блока умножения, выход третьего коммутатора подключен к входу преобразователя кода в дополнитель ный код, информационные входы четвертого и пятого коммутаторов соединены соответственно с информационными входами узла, выход блока умножения подключен к входу пятого коммутатора, выходы четвертого и пятого коммутаторов .соединены соответственно с вторым и с третьим входами сумматора, входы третьего и шестого коммутатора соединены с выходами младших разрядов первого и второго регистров сдвига, выход шестого коммутатора подключен к входу первого. элемента

И и к четвертому входу сумматора, входы седьмого коммутатора соединены соответственно с выходами первого и второго регистров сдвига, выходы седьмого коммутатора являются информационными выходами узла, выходы первого и второго коммутаторов соединены соответственно с входами старших разрядов первого и второго регистров сдвига, тактовые входы коммутаторов соединены с тактовыми входами узла.

Источники информации, принятые во внимание при экспертизе

1. Евреинов Э.В. и Косарев !О.Г.

Однородные вычислительные системы высокой производительности. Новосибирск, "Наука", 1966, с.38-41.

2. Авторское свидетельство СССР

Р 546891, кл.G 06 F. 15/34, 1975.

3. Авторское свидетельство СССР

9 608165, кл.G 06 F 15/32, 1975 (прототип).

798Â53

ФигЗ

Составитель А.Жеренов

Редактор Л.Кеви Техред Н. Ковалева Корректор M.Øàðîøè

Заказ 10057/б8 Тираж 756 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж 05, Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæãîðîä, óë.Ïðoåêòíàÿ,4