Вычислительный узел цифровой сеточноймодели для решения дифференциальныхуравнений b частных производных

 

б и. тоте.в М Ь А ©е©з Сееетскик

Социалистическик

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

«i>798859

К АВТОРСКОМУ СВИДИИЗЬСТВУ (61) Дополнительное к авт. саид-ву (22) Заявлено 2302.79 (21) 2745093/18-24 с присоединением заявки ¹â€” (23) Приоритет—

Опубли рвано 23.01.81. Бюллетень № 3 (51)М. Кл.з

G 06 F 15/32

Государственный комитет

СССР но дман изобретений и открмтнй (53) УДК 681.325 (088.8) Дата опубликования описания 23,0181 (72) Авторы изобретения

E. A. Hàøêoâ, В. П. Боюн, Л. Г» Козлов, Ю. В. Ладыженский и Г.А.Серга

Донецкий ордена Трудового Красного Знамени политехнический институт и Ордена Ленина институт кибернетики AH Украинской CCP (71) Заявители (54) ВЫЧИСЛИТЕЛЬНЙЯ УЗЕЛ ЦИФРОВОЙ СЕТОЧНО 1

МОДЕЛИ ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ

УРАВНЕНИИ В ЧАСТНЫХ ПРОИЗВОДНЫХ

Изобретение относится к вычислительной технике и может быть использовано при построении устройств для решения задач математической физики, описываемых уравнениями в частных производных.

Известен вычислительный узел цифровой сетки, содержащий процессор, выполняющий последовательно разряд эа разрядом, арифметические и логические операции, и два блока памяти емкостью по 2048 единиц каясдый (" ).

Недостаток узла — большое количество оборудования, поскольку каждый вычислительный узел представля- 15 ет собой универсальную вычислительную машину, программно настраиваемую на выполнение требуемой последовательности действий, и низкое быстродействие, ввиду последовательно- 2Р го способа обработки информации.

Наиболее близким к предлагаеМому по технической сущности является вычислительный узел цифровой сеточной модели для решения дифференциаль- 25 ных уравнений в частных производных, содержащий многовходовый сумматор, регистр сдвига, элемент И, группу элементов И и блок умножения. Входы сумматора со чинены со входами узла выход сумматора соединен с последовательным входом блока умножения.

Параллельные входы блока умножения соединены с группой кодовых входов узла, выход блока умножения соединен с последовательным входом регистра сдвига. Последовательный выход регистра соединен с первым входом элемента И, параллельные выходы регистра сдвига соединены с первыми входами элементов И группы элементов

И. Выход элемента И соединен с выходом узла. Выходы элементов И группы элементов И соединены с параллельными выходами узла. управляющие входы регистра и элементов И соединены с управляющими входами узла 1 2Д.

Недостаток узла — низкая скорость решения задач, так как узел реализует метод простой итерации решения конечно-разностных уравнений с медленной сходимостью. Поэтому решение уравнений в частных производных с применением узла требует большого количества итераций и больших эа ..рат времени.

Цель изобретения — повышение быстродействия.

Укаэанная цель достигается тем, что в вычислительный узел цифровой

798859 сеточной модели для решения дифференциальных уравнений в частных производных, содержащий многовходовой сумматор, первая группа входов котороро является первой rpyrmoA информационных входов вычислительного

5 узла, блок умножения, группа входовкоторого является входами вычислительного узла, первый регистр и элемент И, управляющий вход которого является первым управляющим входом О вычислительного узла, введены триггер, преобразователь прямого кода в дополнительный, сумматор, второй, третий и четвертый регистры сдвига и коммутаторы, выходы первого из которых подключены ко входам старших раз- 15 рядов регистров сдвига, выходы младших разрядов регистров сдвига соединены со входами первого, нторого и третьего коммутаторов, входы четвертого коммутатора соединены с разряд- 2О ными выходами регистров сдвига, нходы котоф>ых являются первой группой управляющих входов вычислительного узла, выходы четвертого коммутатора являются информационными выходами вычислительного узла, выходы второго коммутатора подключены ко входу триггера, к первому нходу сумматора и ко второй группе входов многовходового сумматора, соответственно, второй вход триггера является вторым управляющим входом вычислительного узла, выход триггера соединен со вторым входом сумматора, выход которого через преобразователь прямого кода в дополнительный подключен ко входу многонходового сумматора, выход которого соединен с информационными входами элемента И и первого кбммутатора, управляющие входы которого янляются второй группой управляющих ф) входов вычислительного узла, группа входов пятого коммутатора янляется второй информационной группой входов вычислительного узла, управляющие входы пятого коммутатора являются 4 третьей группой управляющих входов вычислительного узла, выход элемента

И подключен ко входу блока умножения, выход которого соединен со входом пятого коммутатора, управляющие входы второго, третьего и четвертого ком|утаторов являются, соответственно, четвертой, пятой и шестой группой управляющих входов вычислительного узла, выход третьего коммутатора является информационным выходом вычис- 55 лительного узла.

На йиг.1 показана блок-схема устройства; на фиг.2 — блок-схема умножения; на фиг. 3-6 — блок-схемы коммутаторов; на фиг. 7 — взаимодействие узловых процессоров (УП) цифровой сетки УП!-УПМ11.

Устройство содержит многовходовой сумматор 1, сумматор 2, блок 3 умножения, регистры 4-7 сдвига, преобразователь 8 пряМого кода в дополнительный,триггер 9,элемент И 10,. коммутаторы 11-15, информационные входы 16-23 узла, информационный выход 24 узла, информационные выходы

25 узла, управляющие входы 26-61 узла.

Входы сумматора 1 соединены со входами 16 и 17, выходами коммутаторов 12 и 13 преобразователя 8 кода, выход сумматора 1 соединен со входом коммутатора 11 и первым входом элемента И 10, выход которого соединен с входом блока 3 умножения, входы которого соединены с информационными входами 23 узла.

Выход блока 3 умножения соединен с входом коммутатора 13, остальные пять входов которого соединены с информационными входами 18-22 узла, соответственно. Вход преобразователя 8 кода В дополнительный соединен с выходом сумматора 2, входы которого соединены с выходами триггера

9 и коммутатора 12, первый выход которого соединен со входом триггера 9. Входы коммутатора 12 соединены со входами коммутаторов 11 и 14 и выходами младших разрядов регистров 4-7, входы старших разрядов которых соединены с выходами коммутатора 11. Выход коммутатора 14 соединен с последовательным информационным выходом 24 узла. Выходы регистров 4-7 соединены со входами коммутатора 15, выходы которого соединены с выходами 25 узла. Управляющие входы регистров, коммутаторов, триггера и элемента И соединены с соответствующими управляющими входами узла.

Блок 3 умножения содержит триггер

62, формирователь 63 кода, и-разрядный сумматор 64 с запоминанием переносов, в котором выход суммы каждого разряда соединен со входом соседнего младшего разряда, а выход переноса разряда — со входом разряда. Выход младшего разряда сумматора соединен с выходом 65 блока умножения. Информационные входы 23 блока умножения соединены со входами формирователя

63 кода, управляющие входы которого соединены с выходом триггера 62 и последовательным входом 66 блока умножения, который соединен также со входом триггера 62.

Коммутатор 11 состоит из восьми элементов И 67-74 и четырех двухвходовых элементов ИЛИ 75-78. .Входы элементов ИЛИ 75-78 соединены с выходами элементов И 67 и 68, 69 и 70, 71 и 72, 73 и 74, соответственно. Первые входы элементов И

67 и 69, 71 и 73 соединены с информационными входами 79-82 коммутатора, соответственно, а первые в: оды элементов И 68, 70,72 и 74 с информационным входом 83 коммутатора 11.

798859

Вторые входы элементов И 67-74 соединены с управляющими входами 26-33 коммутатора 11. Выходы элементов ИЛИ

75-78 соединены с выходами 84-87 коммутатора, соответственно.

Коммутатор 12 содержит восемь элементов И 88-95, два днухвходовых элемента ИЛИ 96 и 97 и один четырехвходовый элемент ИЛИ 98. Выходы элементов ИЛИ 96-98 соединены с выходами 99-101 коммутатора,соответственно. Входы элементов HJIH 96-98 соединены с выходами элементов И 88-91, 92 и 93, 94 и 95, соответственно.

Первые входы элементов И 88 и 94, 91 и 95, 89 и 92, 90 и 93 соединены, соответственно, с входами 79-8 коммутатора. Вторые входы элементов И

88-95 соединены с управляющими входами 34-41 коммутатора.

Коммутатор 13 состоит из шести элементов И 102-107 и трех двухвходовых элементов ИЛИ 108-110. Выходы элементов ИЛИ 108-110 соединены с ныходами 111-113 коммутатора, соответственно. Входы элементов ИЛИ 108-110 соединены с выходами элементов И 102 и 103, 104 и 105, 106 и 107, соотнетстненно. Перные входы элементов И

102-107 соединены с информационными входами 18-22 коммутатора 13 и выходом 65 блока 3 умножения, соответственно. Вторые входы элементов И 102107 соединены с управляющими входами

42-47 коммутатора.

Коммутатор 14 содержит четыре элемента И 114-117 и четырехвходовой элемент ИЛИ 118, выход которого соединен с выходом 24 коммутатора 14, а входы элемента ИЛИ 118 — с выходами элементов И 114-117, соответственно. Первые входы элементов И 114-117 соединены с информационными входами

79-82 коммутатора, а вторые входы с управля.ощими входами 57-60.

Вычислительный узел ци(роной сетки позволяет вычислять приближения к решению в четырех соседних узлах сеточной области по алгоритму

»,j,ê»,j,к 6 1 1+»,j,ê»-»,j,ê»,»+»,к

1)-»,к»,j,к» 0»,к-» !;»,3,к 4,3,к) (s+») (s) й) ((s) ()

+ (.) . +(.) +

»+»,),к+»»+»,),к+» 6 % (+2,» к»»,),к+»

Фu(s) (н) ц(У 0(6) Ф (2)

1+ц+»,к» Uii»,j-», „» »+»,).к+2»+»,),к (S)

»t»,),к+»»+»,) K+» (6) (%) Ю ((Ь+») + (61») (5+») +

»»,к+»»,»,кч 6 1»+»,,к+»»-»,) к+» Ч+»к"» (Б+») (з+») (5+») g 6() (з) 1 (y)

0»-, 0»А 2 ОИK. "Л,"" ч " /

Ц (+1) Ц(s) t «(() (Ц (з+») +U(5+»), U(з+»)

»+»,»,к »+»,».к ь Д+2Д,к+(-(» >),к » (jan»,к

У Ф где S

0 номер итерации; искомое решение задачи в узлах сетки;

jjc — координаты узловой точки пространственной сетки;

5 известные величины;

N — итерационный параметр.

Устройство работает следующим образом.

В исходном состоянии в регистре

4 находится Ц; .„, в регистре 5

5) чины представлень(и-разрядным дополнительным кодом Триггер 9 и триггер

62 блока 3 умножения " н нулевом со15 стоянии. далее реализуется формула(1).

В течение (и+2)-тактов работы устройства подаются единичные управляющие сигналы на управляющие входы 26,42, 44,46,56,27,41,29,38 и 60.

20 Это обеспечивает прием 0„ .+»к и (з) (6) 11

U »„ из соседних узловых йроцессоров УП(ч и уПч, соответственно, по входам 16 и 17, прием

0)(» „ из соседнего узлового про25 цессора У()ill по входу 18, прием

0Я„„ из соседнего узлового процессора ЧПЧП по входу 20, прием по входу .22 из блока правых часте() сеточной модели, прием информации с выхода сумматора 1 на последовательный вход бб блока 3 умножения через элемент И 10, выдачу U »к „ и (9) (5)

U, „ из регистров 5 и 7 через коммутатор 12 на входы сумматора 1.

Кроме того, обеспечивается выдача

U»+,) к из регистра 7 в соседние узловые процессоры УП((, J()lv, У((ч и

ЧПЧП через коммутатор 14 по выходу

24,.а также возможность циклического сдвига регистров 4,5 и 7 через

40 коммутатор 11. Преобразователь 8 кода предназначен для получения дополнительного кода от величины, поступающей на его вход. Это необходимо для выполнения операции вычита45 ния в формулах (1) — (4). В течение первого такта регистр 4 не сдвигается, а так как первый вход коммутатора 12 закрыт, то в результате такой задержки 01 к умножается на ,(Я

1 )1ц

50 коэффициент "два". Регистры 5 и 7 в течение этого такта сдвигаются сигналами по входам 49 и 51, соответственно, при этом последовательный. код с выходов регистров через коммутатор 12 поступает на входы сумматора 1, где суммируется с остальными слагаемыми, поступающими .с выхода преобразователя 8 кода, соседних узловых процессоров УПИ(, ЧПЧП и блока правых частей сетки через коммутатор 13. Через коммутатор 11 младшие разряды регистров 5 и 7 при сдвиге переписываются на место старших разрядов, т.е. содержимое регистров 5 и 7 сохраняется путем циклического сдвига. Начиная со второго

798859 такта работы устройства, подается единичный сигнал на управляющий вход

34, чем обеспечивается передача кода с выхода младшего разряда регистра

4 на вход триггера 9 и сумматора 2 через коммутатор 12. Триггер 9 двухтактный„ так как необходимо одновременно осуществлять прием информации с выхода коммутатора 12 и выдачу информации на вход сумматора

2. На триггере 9 запоминается значе- fO ние младшего разряда регистра 4 и этот разряд суммируется на сумматоре

2 с .предыдущим разрядом, запомненным на триггере 9 в предыдущем такте.

Таким образом, вследствие задержки в пер ом такте на коммутаторе 12 значение U/j,» умножается на коэффици) ент "два", а вследствие задержки на двухтактном триггере 9 получается фактически значение U к, умножен(Q. ное на коэффициент "четыре".. Склады- 20 вая эти два значения на сумматоре 2, получаегся умножение величины, поступающей на вход триггера 9, на коэффициент "шесть".

Результат суммирования с выхода р сумматора 3 поступает на вход преобразователя 8 кода, а с выхода преобразователя 8 кода — на вход сумматора 1, где суммируется с остальными слагаемыми. Начиная со второго такта, подаются сигналы сдвига на управляющий вход 48. В результате, через коммутатор 11 выполняется циклический сдвиг регистра 4.

Очередной разряд суммы с выхода сумматора 1 через элемент И 10 поступает на вход 66 блока 3 умножения.

На входы 23 блока 3 умножения параллельным кодом подается величина и)/6 и с входов 23 й)/б поступает на входы формирователя 63 кода. На управ-40 ляющие входы формирователя 63 кода поступает очередной разряд суммы со входа бб и предыдущий разряд суммы с выхода триггера 62. В зависимости от значений этой пары разрядов формиро- 4 ватель 63 кода выдает на входы сумматора 64 значение ю/б, дополнительный код от (и/б или нулевой код.

Код с выхода формирователя 63 суммируется с содержимым сумматора 64.

На сумматоре 64 образуется очередное частичное произведение, младший разряд которого поступает на вход

66 блока 3 умножения.

На и-ом и (n+1)-м тактах работы устройства сигналы сдвига со входов

49 и 51 на регистры 5 и 7, соответственно, не подаются. Этим обеспечивается на (n+1) и (n+2}-ом тактах необходимое в дополнительном коде сложение знаковых разрядов 0 „и (5)

Uj j ксо старшими разрядами 0 )„и других соответствующих неизвестных в соседних узловых процессорах. На (n+2)-оМ такте работы устройства сигналы сдвига со входов 49 и 51 пода- д ются на регистры 5 и 7, соответственно.

В результате такой органиэации работы устройства, через (n+2)-тактов содержимое регистров 5 и 7 восстанавливается. Далее триггер 9 управляющим сигналом со входа 61 и триггер 62 блока умножения сбрасываются в нуль и в течение п-тактов работы устройства осуществляется суммирование 0Д)к с величиной

Для этого подаются единичные управляющие сигналы на входы 40,30 и 47.

Остальные управляющие сигналы .нулевые. На регистр 4 подаются сигналы сдвига со входа 48. В результате последовательный код с выхода регистра 4 через коммутатор 12 суммируется со старшими разрядами произведения, поступающими с выхода 65 блока 3 умножения через коммутатор

13 на вход сумматора 1. Результат с выхода сумматора через коммутатор 11 записывается в регистр 4.

Таким образом, через (2n+2)-тактов работы устройства в регистре 4 хранится вычисленное новое приближение (g +1)

U;jg (6+1)

Дальнейшие вычисления .Ll +1,„,к+ аналогично вычислению U, j„". В течение (и+2)-тактов работы устройства подаются единичные сигналы на управляющие входы 27-29, 43,45,46,41,39, 56 и 58. Это обеспечивает прием

0 2 „ из соседнего узлового процес )

М2,),К+ (5) сора спи по входу 19, 0„+,, к, из узлового процессора ПЧI по входу 21, по входу 22 из блока правых час +,),кч я) теи сеточной модели, прием 0„„,.и

U из соседних узловых прЬцес1+1 j-1,Ки сорбв )пй и SnV, соответственно, Я) по входам 16 и 17, выдачу 0; „+<и

U„ „ j1, из регистров 5 и 7 через коммутатор 12 на входы сумматора 1 и прием информации с выхода сумматора

1 на последовательный вход блока 3 умножения через элемент И 10.Кроме того, обеспечивается выдача 0; к из (43 регистра 5 в соседние узловые процессоры УПщ, ЧП)Ч, «)ПЧ и Ч))Ч1 через коммутатор 14 по выходу 24, а также возможность циклического сдвига регистров 5,6 и 7. B течение первого такта не сдвигается регистр б, а регистры 5 и 7 сдвигаются. Со второго такта работы подается единичный сигнал на управляющий вход 35 коммутатора 12, в результате чего, код с выхода младшего разряда регистра

6 поступает на вход схемы умножения на коэффициент "шесть". Работа этой схемы, состоящей из триггера 9 и сумматора 2, аналогична описанному.

Одновременно циклически сдвигается регистр б. Работа блока умножения аналогична описанному. На и-ок и (n+1)-ом тактах работы устройства. сигнал сдвига на регистры 5 и 7 не

798859

10 ляется чиной

+Q °

1,)-K-(1,j,» подается и этим обеспечивается сложение знаковых разрядов, необходимое при сложении величин в дополнительном коде. За (и+2)-тактов содержимое регистров 5,6 и 7 восстанавливается.

Далее после сброса триггеров 9 и 62 в течение и-тактов работь) устройства осуществляется суммирование 0(,( с величиной.6 i.1+(Д,К j-(р j j1.) ((1 )=g U„- „+

Для этого подаются единичные управ" ляющие сигналы на входы 38,28 и 47.

На регистр б подаются сдвигающие импульсы оо входа 50. Через и-тактов работы в регист )е б получается новое приближение 0.,1 „+1 .

s)

Вычисление 1Р,,", по формуле (3)

1,1,»+4 (+ 1) аналогично вычислению U„-„ „. В течение (п+2)-тактов работы устройства подаются единичные сигналы на управляющие входы 26,28,27,42,45,46,4.0, 38, 56 и 59. Это обеспечивает прием О .)из соседнего узлового процес14;}, (S+ 1) сора.Уп и по входу 18 U;., из узлового

)« процессора УПУ! по входу 21,Х;.„, по входу 22 из блока правых частей сеточной модели, прием 01.„„,и U; „„„из соседних узловых процессоров УП(Ч и

УПЧ, соответственно, по входам 16 и 17, выдачу 0;,("„и 0()к из регис/ (З+1) тров 4 и 6 через коммутатор 12 на входы сумматора 1 и прием информации с выхода сумматора 1 на последовательный вход блока 3 умножения через элемент И 10. Кроме того, обес. печивается выдача U„, из регистра (S+ 1) б в соседние узловые йроцессоры УПП, УПЧl, УП(Ч и УПЧ через коммутаторы 14 по выходу 24, а также возможность циклического сдвига регистров 4,5 и б. В течение первого такта не сдвигается регистр 5, а регистры 4 и б сдвигаются. Со второго такта работы устройства подается единичный сигнал на управляющий вход 37 коммутатора

12, в результате чего, код с выходов младших разрядов регистра 5 поступает на вход схемы умножения на коэффициент "шесть". (Рабата этой схемы аналогична описанному).Одновременно циклически сдвигается регистр 5. (Работа блока умножения аналогична описанному). На и-ом и (п+1)-ом тактах работы устройства сигнал сдвига на регистры 4 и 6 не подается и этим обеспечивается сложение знаковых разрядов, необходимое при сложении

;в дополнительном коде, За (и+2)-тактов содержимое регистров 4,5 и 6 восстанавливается. Далее после сбросов триггеров 9 и 62, в течение и-тактов работы устройства осуществ!

О

ЬО

65 суммирование U(s) с веЛИ«, j,««« 1

<(s)

° °

1+2,),К+1 1,)»К+(1+(,ji(,K+1

11-(,(-3«К+ 1+1,,к+2 1+1,),к ««,«,и» ««.«,» «).

Для этого подаются единичные управляющие сигналы на входы 41,31 и 47.

На регистр 5 подаются сдвигающие импульсы со входа 49. Через и-тактов работы в регистре 5 получается новое приближение U +„ .Вычисление

U„, „„аналогично вычислению U„ (S+1) 1,),К+1 (ф«-1)

В течение (и+2)-тактов работы устройства подаются единичные сигналы на управляющие входы 26,28,29, 43,45,46,40,38,56 и 57. Это обеспечивает прием 0(s+".)из соседнего узло1+2»),K

))oro процессора УПП по входу 19, U, .„,„из соседнего узлового процессо(S+1) ра Упчк по аходу 20,41.(1,к по входу 22 из блока правых частей сеточной моделовых процессоров pe(v и упЧ, соответственно, по входам 16 и 17, выдачу U. ((g 0 «.(),к„и регистров 4 б через коммутатор 12 на входы сумматора 1 и прием информации с выхода сумматора 1 на последовательный вход блока 3 умножения через элемент И 10.

Кроме того, обеспечивается выдача

U„(2 „")из регистра 4 в соседние узловые процессоры УП(П, ЧП)Ч, YflU и УПЧ((через коммутатор 14 по выходу 24, а также возможность циклического сдвига регистров 4,6 и 7. В течение первого такта регистр 7 не сдвигается, а регистры 4 и б сдвигаются. Начиная со второго такта, подаются единичные сигналы на управляющий вход 36 коммутатора 12, в результате чего, код с выхода младших разрядов регистра

7 поступает на вход схемы умножения на коэффициент "шесть" . (Работа этой схемы и работа блока,умно>кения аналогична описанному). Начиная са второго такта, циклически сдвигается регистр 7. На и-ом и (и+1) -ом тактах работы устройства сигнал сдвига на регистры 4 и б не подается. Этим осуществляется сложение знаковых разрядов, неабходимое при сложении в дополнительном коде. За (и+2)-тактов содержимое регистров 4,6 и 7 восстанавливается. Далее после сбросов 2 триггеров 9 и 62, в течение и-тактов работы устройства осуществляется сум($) мирование 0 +1 p,K "c величиной -.

О ((1.1) (В+1) „(+1)

6 &1.<,1,K+1 i-1,1,».1 i -(,к+1 1,1-(,»11

Для этого подаются единичные управляющие сигналы на входы 39,33 и 47. Ha регистр 7 подаются сдвигающие импуль798859

12 сы со входа 51. Через и-тактов работы в регистре 7 получается новое

Подавая управляющие сигналы со входов 52-55 на входы коммутатора

15, можно осуществить считывание содержимого регистров 4 и 5, 6 и 7, соответственно, по выходам 25. Блоксхема одного разряда коммутатора 15 аналогична структуре коммутатора 14.

На фиг.7 иллюстрируется взаимодействие узловых процессоров сеточной модели и показан порядок вычисления приближений в узловых точках цифроной сетки, Квадратами показаны соседние узловые процессорыУП1-МПМИ, причемУП1- "центральный" процессор, являющийся соседним для всех остальных шести процессоров .одновременно.

Кружочками показаны узловые точки пространственной сетки." Номер внутри указывает на порядок вычисления приближения в данной узловой точке, т. е. в&ll — УПОЕН одновременно вычисляются приближения в точках с номером

1, затем — в точках с номером 2 и т.д. В верхнем левом углу (фиг.7) показаны координатные оси данной сеточной области.

Предлагаемый вычислительный узел позволяет вычислять и хранить приближения в четырех узловых точках пространственной сетки. По сравнению с четырьмя известными узлами он содержит одинаковое число регистров (четыре), один многовходовой сумматор и один блок умножения, против четырех сумматоров и блоков умножения в известном. В предлагаемом узле введено дополинтельно в состав коммутаторов

11-14 тридцать семь элементов И и

ИЛИ, двухтактный триггер 9, одноразрядный сумматор 2. Этот объем оборудования эквивалентен примерно восьми тактируемым триггерам типа Д-К.Преобразователь 8 кода по сложчости равен примерно трем триггерам. Коммутатор 15 содержит 5 и элементов ИЛИ, что при наиболее широко применяемой разрядности n = 32 соответствует двадцати триггерам. Следовательно, введенное в вычислительный узел перечисленное оборудование, эквивалентно тридцати одному триггеру. Блок 3 .множения по разрядности 32 содержит

64 триггера для хранения суммы и переносов. Многовходовой сумматор 1 для хранения переносов должен содержать семь триггеров. В целом объем оборудования в четырех известных узлах составляет при разрядности 32

412 триггеров. Объем оборудования в предлагаемом узле составляет около 230 триггеров (128 триггеров в регистрах, 65 триггеров в блоке умно. жения, 7 триггеров в многонходовом сумматоре, 31 условный триггер в коммутаторах, преобразователе кода, триггере и двухвходоном сумматоре).

Следовательно объем оборудования в предлагаемом узле на 45% меньше, чем в известном.

Полное время решения задачи на известном и предлагаемом узле равно

5 <„= г„ „, 2 (8„+8)1р где 4 — число итераций на известf0 ном;

М вЂ” число итераций на предлагаемом узле.

Вычислительный известный узел реализует метод простой итерации. Для

2N 1 м„= —.,—, еп -

Предлагаемый вычислительный узел ориентирован на метод релаксации, Щ для которого

= — Ь—

2 2 и 6 (6У

B формулах (5) и (6) N — количество узлов сетки по одной координатной оси, E — требуемая точность решения задачи.

Следовательно

2„(2NÔ )Lh1)Е 8nN nN N я„+8)(м! авен s(a 1t(sn+8) (эйли ъ

Время решения задач на предлагаемом устройстве примерно в N /3 раз меньше, чем на известном. Для современных задач в частных производных характерны значения N =10-10 . Следовательно, предлагаемый вычислительный узел обеспечивает увеличение скорости решения задач в 3-30 раз.

Формула изобретения

Вычислительный узел цифровой сеточной модели для решения дифферен циальных уравнений в частных производных, содержащий многовходовой сумматор, первая группа входов которого является первой группой информационных входов вычислительного узла, блок умножения, группа входов которого является входами вычислительного узла, первый регистр и элемент И, управляющий нход которого

55 является первым управляющим входом вычислительного узла, о т л и ч а— ю шийся тем, что, с целью повышения быстродейтсвия, н него введены триггер, преобразователь прямого ко о да в дополнительный, сумматор, второй, третий и четвертый регистры сдвига и коммутаторы, выходы первого из которых подключены ко нходам старших разрядов регистрон сдвига, выходы младших разрядов регистров

13

798859

14 сдвига соединены со входами первого, второго и третьего коммутаторов, входы четвертого коммутатора соединены с разрядными выходами регистров сдвига, входы которых являются первой группой управляющих входов вычислительного узла, выхода четвертого коммутатора являются информационными выходами вычислительного узла, выходы второго коммутатора подключены ко входу триггера, к первому входу сумматора и ко второй группе входов многовходового сумматора, соответственно, второй вход триггера является вторым управляющим входом вычислительного узла, выход триггера соединен со вторым входом IS сумматора, выход которого через преобразователь прямого кода в дополнительный подключен ко входу многовходового сумматора, выход которого соединен с информационными входами, Щ элемента И и первого коммутатора, управляющие входы которого являются второй группой управляющих входов вычислительного узла, группа входов пятого коммутатора является второй информационной группой входов вычислительного узла, управляющие входы пятого коммутатора являются третьей группой управляющих входов вычислительного узла., выход элемента И подключен ко входу блока умножения, выход которого соединен со входом пятого коммутатора, управляющие входы второго, третьего и четвертого коммутаторов являются, соответственно, четвертой, пятой и шестой группой управляющих входов вычислительного узла, выход третьего коммутатора является информационным выходом вычислительного узла.

Источники информации, принятые во внимание при экспертизе

1. Евреинов Э.В., Косарев Ю.Г. Однородные вычислительные системы высокой производительности. Новосибирск, "Наука", 1966, с.38-41, рис.8.

2. Авторское свидетельство СССР

Р 608165, кл.G 06 F 15/32, 1975 (прототип). г ° им Ф м

М

798859

ВНИИПИ Заказ 10057/68 Тираж 756 Подписное

Филиал ППП "Патент", r. Ужгород, ул.Проектная,4