Устройство для умножения

 

Изобретение относится к вычислительной технике и может применяться в цифровых вычислительных машинах. Целью изобретения является повышение быстродействия при выполнении последовательностей операций. Это достигается тем, что в устройство, содержащее регистр 2 множимого, регистр 3 множителя , сумматор 4 результата, регистр 5 результата, сумматор 1, блок 7 анализа разрядов результата, регистр 8 сдвига, четыре элемента И 14, 16, 19. 20 и четыре элемента ИЛИ 15, 17, 18, 21, введены дополнительный регистр 6, RS-триггер 10. пять элементов И 9, 11-13, 22. 2 ил

537 А1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

O% O3) (51)5 0 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4684017/24 (22) 24 . 04 . 89 (46) 15. 05.91. Бюп. Р 18 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской со циалистической революции (72) В.И.У(абин, В.Н.Дорожкин и В.Е.Ишутин (53) 681 ° 325(088 ° 8) (56) Авторское свидетельство СССР

Ф 451079, кл. G 06 F 7/52, 1973 °

Авторс кое с видетельс тво СССР

Р 603989, кл. G 06 F 7/52, .1978 ° (54) УСТРОЙСТВО ДЛЯ УИНОЖГНИЯ (57) Изобретение относится к. вычислительной технике и может применяться в цифровых вычислительных машинах.

Целью изобретения является повышение быстродействия при выполнений последовательностей операций. Это достигает. ся тем, что в устройство, содержащее регистр 2 множимого, регистр 3 множи теля, сумматор 4 результата, регистр

5 результата, сумматор 1, блок 7 ана: лиза разрядов результата, регистр 8 сдвига, четыре элемента И 14, 16, 19.

20 и четыре элемента ИЛИ 15, 17, 18, 21, введены дополнительный регистр 6, RS-триггер 10. пять элементов И 9, 11-13, 22. 2 ил.

1649537

УстрОйствО умнОжения ФункЦнониру 45 ет. в избыточной двоичной системе счисления с цифрами 1, О, -1. Лля получения очередной i-й цифры результата z = А В 2, где р 2, используются формулы:

В; =В; i+bi 2

N; = 2R;, + 2 (В;a + А;, Ъ;); а 1

1» если 2 И, 1 2

z- = О если — —

1 1

-1 если -1 — с N (- —;

» 2 2

Изобретение относится к вычислительной .технике и может быть исполь зовано в цифровых вычислительных машинах.

Цель изобретения - повышение быст-. родействия при выполнении последова тельности операций. -.

На фиг. f представлена структурная схема устройства дпя умножения; íà 0 фиг 2 - схема блока анайиза.разрядов результата.

Устройство для умнржения (фиг.1) содержит сумматор 1, регистры 2 и 3 множимого и множителя, сумматор 4 ре- 15 зультата, регистр 5 результата, дополнительный регистр 6, блок 7 анализа разрядов результата регистр 8 сдви» га, элемент И 9, RS-триггер 10, элементы И 11-14, элемент ИЛИ 15, элемент И 16, элементы ИЛИ 17 и 18, элементы И 19 и 20, элемент ИЛИ 21, элемент И 22, тактовые входы 23-25 устройства, входы положительного 26 и отрицательного 27 аргументов второго 25 сомножителя устройства, входы положительного 28 и отрицательного 29 аргументов первого сомножителя устройства, а также выходы 30 и 31 устройства.

30 . Блок анализа разрядов результата ,(фиг. 2) образуют элемент.И 32, элемент ИЛИ 33, элемент ИСКЛ10ЧИОЩЕЕ

ИЛИ 34,. элементы И 35-37, 9-триггер

38, элементы И 39 и 40 и элемент

ИЛИ 41.

Регистр 8 сдвига — кольцевой.

Регистры 2 и 3 множимого и множителя, сумматор 1 и регистр 8 сдвига имеют разрядность и. Разрядность сумматора 4 результата и регистра 5 результата — и+р+1 ° Разрядность до,полнительного регистра 6 — 2р + 1.

R = Яi zв ° °

1 65

A ° =А +а . 2

l 1-4 где.а» и Ъ - очередные цифры опе"

1 1 рандов:

R; - остаток, формируемый на каждом i-м mare)

А1 В ° - исходные аргументы, содержащие i старших разрядов; . N - промежуточная перемен1. ная; г, — очередная цифра резуль тата.

При этом i = 1...п+р, а начальными являются значения R О= О, А

= Вю =. zä= О.

Устройство работает следующим образом.

В исходном состоянии в регистрах

2, 3, 5 и 6, D-триггере 38 и RS-тригге е 10 записаны нули, а в регистре

8 сдвига единица записана в крайнем левом разряде. Бчдем считать, что к началу каждого i-го цикла (i=1,2,..., р, ..., и) на входных кодовых шинах появляются очередные i-e разряды множителя и .множимого, начиная со . старших разрядов, в регистре 8 сдви-. га единица находится в 1-м разряде.

Кроме того, в. каждом цикле на тактовые входы 23-25 устройства поступают последовательно управляющие сигналы

Т1-73 соответственно. Множимое и множитель представляются на входах устройства в избыточном коде с цифрами—

1, - 1, О. При этом единица в очередном разряде сомножителя кодируется единичным сигналом на входе 26 или

28, минус единица - единичным сигналом;на входе 27 нли 29, а нуль - нулевыми сигналами (отсутствием сигналов) на обоих входах, представляющих данный сомножитель. Произведение также формируется в избыточном коде последовательно со старших разрядов. Результат формируется с погрешностью g<2 /2.

Сигнал Òf с входа 23 поступает на вход разрешения приема информации регистра 2 множимого; на входы элементов И 14 и 16, а также через элементы ИЛИ 21 и И 12.или 11 на входы управления или приема на первую группу входов регистра 5 результата или выдачи на вторую группу выходов дополнительного регистра 6 в зависимости от состояния выходов Я$-триггера f0, До тех пор, пока значение (р+1)-го

5 161 разряда регистра 8 сдвига будет равно "0", на прямом выходе RS-триггера 10 присутствовать "0" и TRKToBLlA сигнал Т1 поступает лишь на цепи уп-. равления дополнительного регистра 6 и не поступает на цепи управления регистра 5 результата. Когда значение (р+1)-га разряда регистра 8 примет значение "1", RS-триггер 10 устанавливается в "1", происходит сброс информации дополнительного регистра 6 и тактирующий сигнал Т1 поступает. на цепи управления регистра 5 результата и не поступает на цепи управления дополнительного регистра 6. Если очередная цифра множимого равна

"1", то единичный сигнал через элемент И 14 проходит к входу выдачи прямого кода регистра 3 множителя.

Код с регистра 3 подается на сумматор 4 результата, в. котором суммируется или с содержимым регистра 5, при этом результат операции записывается в этот же регистр, или с содержимым регистра 6, причем результат операции записывается в регистр 6 (содержание какого регистра — 5 или 6 — участвует в формировании результата, определяется значением (р+1)-го разряда регистра 8). Одновременно единичный сигнал с входа 26 через элементы.

И 14 и ИЛИ 15 поступает на вход выдачи прямого кода регистра 8 сдвига.

Этот код в сумматоре 1 суммируется с кодом, записанным в регистре 2 множимого, обеспечивая занесение единицы в i-й разряд указанного регистра.

Результат суммирования запоминается

s регистре 2. Если очередная цифра множимого равна "-1", то единичный сигнал с входа 27 через элемент И 16 проходит к входу выдачи обратного кода регистра 3, на входы четырех старших разрядов сумматора 4 результата (первый управляющий вход), через элемент ИЛИ 17 на вход переноса младшего разряда того же сумматора для преобразования выданного с регистра 3 множителя обратного кода в дополнительный, который в сумматоре результата 4 суммируется или скодом из регистра 5, результат операции записывается при этом в. регистр

5, или с кодом из регистра 6, при этом результат операции записывается, в регистр 6, в зависимости от значения (р+1)-го разряда регистра 8. Кроме того, единичный сигнал с входа 27

9537 6 через элементы И 16 и ИЛИ 18 поступает на вход выдачи обратного кода регистра 8 сдвига и на вход переноса

5 младшего разряда сумматора 1 для преобразования выданного из регистра

8 сдвига обратного кода в дополнительный, который суммируетая с содержимым регистра 2, и результат суммирования запоминается в регистре 2. Таким образом, осуществляется прибавление "-t" к i-му разряду кода множимого. Если очередная цифра кода множимого нуль, то содержимое регистров ?, 5 и 6 в данном такте не изменяется. После окончания действия сигнала Tt на тактовом входе 24 появляется управляющий сигнал Т2, который поступает на вход разрешения и приема

20 информации регистра 3 множителя, иа входы элементов И 19 и 20, а- также через элементы ИЛИ 21 и И 12 или 11 на входы управления или приема на первую группу входов регистра 5 результата или выдачи на вторую группу выходов дополнительного регистра 6 в зависимости от значения (р+1)-го разряда регистра 8 сдвига. Если очередная цифра множителя равна "1", единичный сигнал с входа 28 через элемент И 19 подается на вход выдачи прямого кода регистра 2 множимого, а также через элемент ИЛИ 15 на вход вьдачй прямого кода регистра 8 сдвига. Код из регистра 8 суммируется в сумматоре 1 с кодом из регистра 3 множителя, причем результат суммирования записывается в регистр 3.

Таким образом осуществляется занесе40 ние единицы в i-й разряд регистра 3 множителя. Прямой код содержимого регистра 2 в сумматоре 4 результата суммируется или с кодом регистра 5, при этом результат операции записывается в этот же регистр,или с кодом регистра 6, причем результат операции записывается в регистр 6. Если очередная цифра множителя равна "-t", то единичный сигнал с входа 29 через элемент И 20 проходит на вход выдачи обратного кода регистра 2 и на входы четырех старших разрядов сумматора 4 результата второй управляющий вход, а также через элемент ИЛИ 17 на вход переноса ытадшего разряда сумматора 4

55;результата для преобразования поступаI ющего с регистра 2 обратного кода в дополнительный. Этот код суммируется в сумматоре 4 результата или с кодом

1649537 из регистра 5, при этом результат . суммирования записывается в регистр

5, или с кодом из регистра 6, при этом результат суммирования записывается в регистр 6. Кроме того, еди5 ничный сигнал с выхода элемента И 20 через элемент ИЛИ 18 поступает на вход ! выдачи обратного кода регистра 8 сдвига и на вход переноса младшего разрядаО

,сумматора 1 для преобразования посту пающего с регистра 8 сдвига .обратного кода в дополнительный, который суммируется в сумматоре 1 с кодом из регист .ра 3 множителя, причем результат сум- ! мирования запоминается в регистре 3.

Таким образом обеспечивается прибавление "-1" к i-му разряду кода множителя из регистра 3. При отсутствии единичных сйгналов на обоих кодовых входах множителя содержимое регистров 3, 5 и 6 в этом такте не изменяется. После окончания действия сигнал

ТЗ, который подается на вход сдвига регистра 8 и через элемент И 22 на входы сдвига регистра 5 результата и дополнительного регистра 6 или через элемент И 13 на управляющий вход выдачи на первую группу выходов дополнительного регистра 6 и на управляющий вход приема на вторую группу входов регистра .5 результата в зависимости от значения р-ro разряда регистра 8 сдвига. Код регистра 8 сдвигается на один разряд вправо. Если при этом значение р-rо разряда ре35 гистра 8 сдвига равно "О" то коды регистра 5 результата и дополнительного регистра 6 сдвигаются на один разряд влево. Если при этом значение р-го разряда регистра 8 сдвига равно

"1", то происходит запись содержимого дополнительного регистра 6 в 2р+1 старшик разрядов регистра результата.

При равенстве единице п-.ro разряда регистра 8 происходит сброс RS-триггера 10.

Для получения очередной i-й цифры . результата з„ необходимо проанализировать значение трех старших разрядов промежуточного результата N„, Самый старший разряд N хранится в D-триггере .38, а второй и третий старшие разряды N представляют собой соот.ветственно первый и второй разряды регистра 5 результата. Информация 55 в этих разрядах обновляется в. каждом третьем такте очередного цикла, причем в р-м цикле информация поступает из старших разрядов дополнительного регистра 6. Анализируя значения трех старших разрядов N (два знаковых разряда и первый разряд после запятой), блок анализа разрядов формирует очередную цифру произведения.

Формула изобретения

Устройство для умножения, .содержащее регистры множителя, множимого и результата, сумматор, сумматор результата, блок анализа разрядов результата, регистр сдвига, четыре элемента И и четыре элемента ИЛИ, причем выходы первой группы регистров множителя и множимого соединены соответственно с информационными входами первой и второй группы сумматоров, информационные входы третьей группы которого соединены с группой выходов регистра сдвига, входы положительных аргументов первого и .второго сомножи-. телей устройства соединены соответственно с первыми входами первого и вто. рого элементов И, входы отрицательных аргументов первого и второго сомножителей устройства соединены соответственно с первыми входами третьего и четвертого элементов И, первый тактовый вход устройства соединен с вторыми входами. второго и четвертого элементов И, первым входом первого элемента ИЛИ и входом разрешения приема информации регистра множимого, вход разрешения выдачи прямого кода которога соединен с выходом первого элемента И и первым входом второго элемента ИЛИ, .второй вход которого соединен -с выходом второго элемента И и входом разрешения выдачи прямого кода регистра множителя, вход разре шения выдачи обратного кода которого соединен с выходом четвертого элемента И, первыми входами третьего и четвертого элементов ИЛИ и первым управляющим входом сумматора результата, информационные входы первой и второй группы которого соединены соответственно .с выходами вторых групп регистров множимого.и множителя, а информационные входы третьей группы — с группой выходов регистра результата, информационные входы первой группы которого соединены с выходами первой группы сумматора результата соответственно, а выходы двух старших разрядов— с -первым и. вторым информационными вхо1649537 дами блока анализа разрядов результата, управляющий вход которого соеди-, нен с входом сдвига регистра сдвига и вторым тактовым входом устройства, третий тактовый вход которого соеди5

: нен с вторыми входами первого и третьего элементов И, вторым входом перво- го элемента ИЛИ и входом разрешения приема информации регистра множителя, 1О информационные входй которого соединены соответственно с выходами первой группы сумматора, выходы второй группы которого соединены соответственно с информационными входами регистра ,множимого, вход выдачи обратного кода которого соединен с вторым входом третьего элемента ИЛИ, вторым управляющим входом сумматора результата, выходом третьего элемента И и вторым входом четвертого элемента ИЛИ, выход которого соединен с входом переноса сумматора и входом выдачи обратного кода регистра сдвига, вход выдачи . прямого кода которого соединен с вы- 25 ходом второго элемента ИЛИ, выход .третьего элемента ИЛИ соединен с входом переноса сумматора результата, входы блока анализа разрядов результата с6единены с выходами устройства, Зо о т л и ч а ю щ е е с я тем, -что, с целью повышения быстродействия при выполнении последовательности операций, в него введены дополнительный регистр, RS-триггер и пятый, шестой, седьмой, восьмой и девятый элементы

И, причем выходы второй группы сумматора результата соединены соответственно с группой информационных входов дополнительного регистра, выходы первой группы которого соединены с информационными входами (2р+1) старl0 ших разрядов второй группы регистра результата, вход сдвига которого соI единен с входом сдвига дополнительного регистра и выходом пятого элемента И, первый вход которого соединен с первым входом шестого элемента И, выходом р-ro разряда регистра сдвига и третьим информационным входом блока анализа разрядов результата, четвертый информационный вход которого соединен с выходом старшего разряда дополнительного регистра, вход сброса которого соединен с выходом (р+1)-го разряда регистра сдвига и S-входом

RS-триггера, R-вход которого соединен с входами сброса регистров мнояимого и множителя и выходом седьмого элемента И, первый вход которого соединен с выходом младшего разряда регистра сдвига, вход старшего разряда которого соединен с выходом младшего разряда регистра сдвига, прямой выход RS-триггера соединен с первым входом восьмого элемента И, второй вход которого соединен с выходом первого элемента HJ51 и первым входом девятого элемента И, второй вход которого соединен .с инверсным выходом

RS-триггера, второй тактовый вход устройства соединен с вторыми входами пятого, шестого и седьмого элементов И,выход шестого элемента И соединен с первыми управляющими входами регистра результата и дополнительного регистра, вторые управляющие входы которых соединены соответственно с выходами восьмого и девятого элементов

И, выходы второй группы дополнительного регистра соединены соответственно с информационными входами четвертой группы сумматора результата.

1649537 ,4%7сеаршш разряда рагисжра Х резулыпата

Составитель F.. Мурзина

Редактор А. Огар Техред Л,Олийнык Корр е кт ор Т .. Палий Заказ 1522 Тираж 403 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям нри ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101