Устройство для умножения

 

Изобретение относится к вычислительной технике, может быть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления в составе больших интегральных схем, и является усовершенствованием устройства по а.с. У 888109. Цель изобретения - повышение достоверности результата вычислений устройства. Цель достигается с помощью регистров 6,7 промежуточного результата, сумматора 8, элемента 9 задержки, узла 10 сравнения, элемента И 11 и коммутатора 5. С их помощью контролируется работа умножителя , включающего в себя регистр 1 множимого, п блоков 2 вычисления разрядных значений произведения и групп буферных регистров 3,4„ 2 ил.

ССНОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЧМРЫТИЯМ

ПРИ ГКНТ СССР (61) 888109 (21) 4617316/24 (22) 06.12.88 (46) 07.06.91. Бюл. Р 21 (72) А.А. Шостак и В.В. Яскевич (53) 68 1.3 (088.8) (56) Авторское свидетельство СССР

Ф 888109, кл. G 06 Р 7/52, 1978. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычис-. лительной технике, может быть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления в составе

Изобретение относится к вычислительной технике, может быть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления в составе больших интегральных схем (БИС), и является усовершенствованием устройства по авт.св. Р 888 109.

Цель изобретения — повьппение достоверности результата вычислений устройства.

На фиг.1 приведена функциональная схема устройства; на фиг.2 — алгоритмы работы устройства при умножении с контролем двух сомножителей и при вычислении произведения четырех сомножителей устройства.

Устройство (фиг.1) содержит п-разрядный регистр 1 мною мого, и блоков

2 вычисления разрядных значений произведения„:буферные регистры 3 и 4 первой и второй групп, коммутатор 5, регистры1 6 и 7 промежуточного результа — .

„„SU 1654814 Д 2 (51)5 G 06 Р 7 52 11 00

2 больших интегральных схем, и является усовершенствованием устройства по а.с. Р 888109. Цель изобретения повышение достоверности результата вычислений устройства. Цель достигается с помощью регистров 6,7 промежуточного результата, сумматора 8, элемента 9 задержки, узла 10 сравнения, элемента И 11 и коммутатора 5. С их помощью контролируется работа умножителя, включающего в себя регистр 1 множимого, и блоков 2 вычисления разрядных значений произведения и групп буферных регистров 3,4. 2 ил. та, одноразрядный сумматор 8, элемент

9 задержки, узел 10 сравнения, элемент И 11, первый установочный вход

12 устройства, первый вход 13 признака записи устройства, второй установочный вход 14 и второй вход 15 записи устройства, вход 16 стробирования © устройства, вход 17 задания режима работы устройства, входы 18 и 19 множителя и множимого устройства соответственно, вход 20 коррекции уст.— ройства, информационные выходы 21 и

22 устройства, выход 23 контроля устройства, группу выходов 24 п-разрядного регистра 1, выходы 25, 26 блоков 2.

Регистр 1 предназначен для хранения п-разрядного значения множимого, в который запись производится по тактовым сигналам при наличии разрешающего потенциала на их входах записи и может быть выполнен на синхронных двухтактных 0Ч-триггерах. Ре 4814

5 163

его отсутствии — передача с входа 18 множителя устрсйства.

Устройство в основном режиме (фиг.2а) работает следующим образом., В исходном состоянии (вершина О, фиг.2а) регистры 3 и 4 обнулены, в регистре 1 хранится без знака и-разрядное значение множимого, коммута- тор 5 настроен на передачу информации с входа 18 множителя устройства.

В каждом из (n-1) первых тактов работы устройства на его вход 18 поступает ло одному разряду значение множителя, начиная с младшего разряда. При этом в i-м блоке 2 производится умножение разряда множителя, поступающего на его вход множителя с выхода коммутатора 5, на i-й разряд множимого, поступающего на его вход множимого с выхода 24-ro разряда регистра 1 множимого, и прибавление к младшему разряду получившегося при этом двухразрядного произведения через входы первого и второго слагаемых i-ro.блока 2 соответственно старшего разряда произведения i-ro блбка

2, сформированного в предыдущем такте и хранимого в i-м регистре 3, и младшего разряда произведения (i+1)ro блока 2, сформированного в предыдущем такте и хранимого в (i+1)-м регистре 4., Сформированные i-и блоком 2 старший и младший разряды произведения с его выходов 25 и 26 записываются сигналом У13 в i-e регистры

3 и 4 соответственно.

В п-м такте работы устройства в блоках 2 производится аналогичное умножение множимого на и-й разряд множителя, однако по окончании этого такта одновременно с записью информации с выходов 25 и 26 блоков 2 (которая представляет собой значение старших и разрядов произведения двух сомножителей в двухрядном коде) в регистры 3 и 4 производится их за-. пись соответственно в регистры 7 и 6 по сигналам У14 и У15 а также осуществляется обнуление триггера запоминания переноса одноразрядного сумматора 8 (вершина, Фиг .2) . При этом в течение первых и тактов из устройства через его информационный выход 21 выводится по одному разряду в каждом такте и младших разрядов произведения.

В течение последующих и тактов на вход 18 множителя устройства пода е ся нулевая информация, при этть1 в каждом такте на первый вход узла

10 сравнения поступает по одному ! разряду, начиная с младших, старшие и разрядов произведения, формируемые одноразрядным сумматором 8 из информации, хранимой в регистрах 6 и 7, а на второй вход узла 10 сравнения поступают одноименные разряды произведения с выхода регистра 4, Формируемые блоками 2 из информации, хранимой в регистрах 3 и 4. Подавая сигнал У16, разрешают прохождение информации об ошибке с выхода узла 10

Э сравнения на выход 23 контроля устройства.

Вывод из устройства значения старших и разрядов произведения произво20 дится в течение последних и тактов через его первый информационный выход

21 либо через его второй информационный выход 22. по одному разряду в каждом такте. Причем при выводе результата через второй выход 22 устройства появляется возможность сразу после окончания первых и тактов работы устройства начать вычисление произведения новой пары сомножителей. В этом

30 сл чае йо окончании и-го такта подается сигнал на установочный вход 12 устройства, по которому производится обнуление регистров 3 и 4, а также запись нового значения множимого в регистр 1. Этим устройство подготав3 ливается к вычислению произведения новой пары сомножителей, значение множителя которой подается на вход 18 устройства по одному разряду в каждом

Щ из последующих и тактов, в течение которых устройство работает аналогично первому умножению. Значение младнлх и разрядов нового произведения выводится из устройства через его первый информационный выход 21 по одному разряду в каждом такте, одновременно с выводом через второй инФормационный выход 22 устройства старших разрядов предыдущего произведения. Б этом случае контроль за функционированием устройства невозможен.

До сих пор предполагалось, что на вход 20 коррекции устройства во всех тактах его работы подается нулевая инФормация. В тех же случаях, ког"".а требуется получить округленное произведение, необходимо в первом такте работы устройства на его вход

20 подать корректирующую информацию

1654814 (для округления 2п-разрядного произведения и-разрядных сомножителей, представленных в двоична-кодированной шестнадцатеричной системе счисления, необходимо в первом такте работы " подать на вход 20 двоичный код 1000) .

Для округления произведений-пар сомножителей при их последовательном вычислении необходимо подавать корректи-10 рующую информацию на вход 20 устройства одновременно с подачей на вход

18 множителя устройства первого разряда каждого множителя. Это позволяет осуществить округление результата без дополнительных временных затрат. Кроме того, вход 20 устройстэа может быть использован для введения результирующей коррекции по знакам множимого и множителя в случае умноже-20 ния чисел в дополнительном коре.

При вычислении функции Jl А ° в

)=и 3 устройстве дополнительно используется коммутатор 5 для подачи на входы мно» жителя блоков 2 разрядов промежуточного произведения, вычисляемого сумматором 8 из информации, полученной в предыдущем цикле и хранимой в регистрах 6 и 7. Общее время работы устройства можно условно разделить на три этапа: на первом этапе производится умножение двух первых сомножителей, на втором это произведение перемножается с остальными сомножителями, а на третьем осуществляет- 35 ся вывод полученного результата с контролем. Первый этап включает и тактов, второй этап состоит из (m-2) циклов, каждый из которых включает (n+1) такт, а третий этап состоит из 40 и тактов. Таким образом, общее время вычисления функции П составляет

ja I

I (ш-2) (n+1) + 2 п тактов.

Рассмотрим работу устрОйства, ис- 45 пользуя для пояснения фиг.2б. В исходном состоянии регистры 3 и 4 обнулены,врегистре 1 хранится без знака и-разрядное значение первого сомножителя. Коммутатор 5 настроен на пеРе- дачу информации с входа 18 множителя устройства (отсутствует сигнал Y17) .

В каждом из и первых тактов работы устройства (первый этап) на его вход 18 множителя поступает по одно-, 55 му разряду второй сомножитель и осуществляются те же операции, что и в основном режиме умножения двух сомно" жителей, т.е. производится вычисление произведения двух первых сомножителей и запись его старших и разрядов в виде двухразрядного кода в регистры

6 и 7. Однако в наличии от основного режима, в и-м такте подается сигнал 712, под действием которого устанавливаются в нулевое состояние регистры 3 и 4 и записывается очередной (третий) сомножитель в регистр 1.

На втором этапе работы устройства выполняются (m-2) подобных циклов.

Перед началом каждого из (m-2) циклов регистры 3 и 4 обнулены, в регистре 1 хранится без знака значение очередного сомножителя, в регистрах 6 и 7 хранится в двухрядном коде значение и старших разрядов произведений предыдущего цикла, триггер запоминания переноса сумматора 8 обнулен.

Далее в каждом из (ш-2) циклон, в устройстве параллельно реализуются две функции: вычисление по одному разряду в каждом такте старших п разрядов произведения предыдущего цикла с помощью одноразрядного сумматора 8 из информации, хранимой в регистрах 6 и 7, и вычисление нового произведения с помощью блоков 2,используя в качестве множимого значение очередного сомножителя, хранимого в регистре 1, а в качестве множителястаршие п разрядов произведения пре-, дыдущего цикла, поступающие с выхода

30 элемента 9 задержки через коммутатор 5 настроенный сигналом Y17) на входы множителя блоков 2. Таким образом, начиная с второго такта каждого из (ш-2) циклов в блоках 2 проиэво9 дятся операции, аналогичные первым и тактам работы устройства, причем на входы множителя блоков 2 поступает по одному разряду, начиная с мчадших значение произведения предыдущего цикла, вычисляемое одноразрядным сумматором 8 из информации, хранимой в регистрах 6 и 7 (в первом такте каждого из (ш-2) цикпов мпадший разряд этого произведения записывается в элемент 9 задержки), а на входы множимого блоков 2 постулает значение очередного сомножителя с выходов 24 регистра 1 множимого.

В (n+1)-м такте каждого из (ш-2) циклов значение старших и разрядов получившегося нового произведения в двухрядном коде записывается с вы ходов 25 и 26 блоков 2 в регистры 7

1654814 и 6 соответственно, а также производится (кроме (и+1) -ro такта последнего (m-2)-го цикла) обнуление регистров 3 и 4 и загрузка значения очередного сомножителя в регистр 1. В (и+1)-м такте (m-2)-го цикла производится запись старших и разрядов произведения П А в двухрядном коде

jsf J с выходов 25 и 26 блоков 2 в регист- 10 ры 7 и 6, а также в соответствующие регистры 3 и 4. На третьем этапе вы-; полняются еще и тактов, в течение которых из устройства осуществляется вывод старших п разрядов результата 15 с контролем, подобно последним тактам в основном режиме умножения двух сомножителей.

Вывод 2.п разрядного значения произведения П А . осуществляется s 20

3 устройстве следующим образом: младшие п разрядов выводятся через первый информационный выход 21 устройства по одному разряду в каждом такте 25 (m-2)-rî цикла, начиная с второго. такта, а старшие и разрядов - либо через первый 21, либо через второй информационные выходы устройства по одному разряду в каждом из и послед 30 них. тактов работы устройства (на третьем этапе работы .устройства) .

При этом одновременно с выводом п старших разрядов результата можно осуществлять контроль работоспособности узлов и блоков устройства путем сравнения в узле 10 значений каждого из и старших разрядов результата, формируемых параллельно одноразрядным сумматорам 8 и блоками 2 40 независимо друг от друга. Выдача сигнала ошибки на выход 23 контроля устройства разрешается подачей управляющего сигнала У16. Вход 20 коррекции устройства может и в этом ре- 45 жиме работы быть использован для округления результата и введения необходимой коррекции по знакам при умножении чисел в дополнительном коде. формула изобретения

Устройство для умножения по авт. св. 11 888109,о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности результата вычислений устройства, в него введены два регистра промежуточного результата, коммутатор, одноразрядный сумматор, элемент задержки, узел сравнения и элемент И, причем выход младшего разряда каждого из и блоков вычисления разрядных значений произведения группы, кроме первого, соединен,с соответствующим разрядом информационного входа первого регистра промежуточного результата, выход старшего разряда — с соответствующим разрядом информационного входа второго регистра промежуточного результата, информационные выходы первого и второго регистров промежуточного результата соединены соответственно с входами первого и второго операндов одноразрядного сумматора, выход резупьтата которого соединен с информационным входом элемента задержки, выход которого соединен с первьачи информационными входами узла сравнения и коммутатора, выход узла сравнения соединен с первым входом элемента И, выход которого является выходом контроля устройI ства, выход первого буферного регистра второй группы соединен с вторым информационным входом узла сравнения, второй информационный вход коммутатора подключен к входу множителя устройства, управляющий вход коммутатора

1 подключен к входу задания режима работы устройства, выход коммутатора соединен с вторыми входами блоков вычисления разрядных значений произведения группы, выход элемента задержки является соответственно вторым информационным выходом устройства, установочные входы и входы записи первого и второго регистров промежуточного результата подключены соответственно к второму установочному входу и второму входу записи устройства, установочный вход и вход записи счетчика — соответственно к второму установочному входу и второму входу записи устройства, второй вход элемента И вЂ” к входу стро» бирования устройства.

1654814

22 и так

Устад и пища фие. Я

Корректор А ОбРУчаР Редактор О. Головач

Заказ 1951 Тира1к 404 Подписное

ВНЙИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/S 2

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

1В

8 этца (ш-Я) Яеф) та 1 об

Составитель В. Гречнев

Техред А. Кравчук.