Устройство для умножения чисел

 

Изобретение относится к области вычислительной техники и может быть использовано при разработке арифметических устройств ЭВМ. Целью изобретения является повышение быстродействия устройства.. Устройство содержит регистры 1, 2 множимого и множителя, блок 5 вычисления разрядных значений произведения, буферный регистр 3, регистр 4 частичного произведения и коммутатор 6. 3 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)s G 06 F 7/52

ГОСУДАРСТВЕ ННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фиг. 1 (21) 4622419/24 (22) 21,12.88 (46) 23.06.91, Бюл, М 23 (72) А.А, Шостак и В,В, Яскевич (53) 681.325(088,8) (56) Авторское свидетельство СССР

N. 1007101, кл, G 06 F 7/52, 1981.

Авторское свидетельство СССР

М 1575173, кл. G 06 F 7/52, 29.02.88, (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ

« . Ж 1658147 А1 (57) Изобретение относится к области вычислительной техники и может быть использовано при разработке арифметических устройств ЭВМ. Целью изобретения является повышение быстродействия устройства.

Устройство содержит регистры 1, 2 множимого и множителя, блок 5 вычисления разрядных значений произведения, буферный регистр 3, регистр 4 частичного произведения и коммутатор 6, 3 ил„1 табл.

1658147

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств

Э ВМ.

Целью изобретения является повышение быстродействия устройства, На фиг, 1 представлена структурная схема устройства для умножения чисел; на фиг, 2 — структурная схема блока вычисления разрядного значения произведения; на фиг. 3 — функциональная схема коммутатора, Устройство для умножения чисел (фиг. 1) содержит регистр 1 множимого, регистр 2 множителя, буферный регистр 3, регистр 4 частичного произведения, блок 5 вычисления разрядного значения произведения, коммутатор б, управляющие входы

7 — 10, выход 11. Вход множимого блока 5 вычисления разрядного значения произведения соединен с выходом 12 младшего разряда регистра 1, вход множителя — с выходом 13 младшего разряда регистра 2, выход 14 старшего разряда блока 5 соединен с информационным входом регистра 3. выход 15 младшего разряда блока 5 и выход

16 регистра 3 соединены с информационными входами коммутатора б, первый 17 и второй 18 выходы которого соединены соответственно с входом второго слагаемого блока 5 и с входом младшего разряда регистра 4, а третий выход коммутатора 5 подключен к выходу 11 устройства, выход 19 старшего разряда регистра 4 соединен с входом первого слагаемого блока 5, первый управляющий вход 7 соединен с входом сдвига регистра 2, второй управляющий вход 8 устройства соединен с входом разрешения записи регистра 3 и входами сдвига регистров 1 и 4, а третий 9 и четвертый 10 управляющие входы — с первым и вторым управляющими входами коммутатора б соответственно.

Регистр 1 множимого предназначен для хранения значения п-разрядного множимого

Он представляет собой сдвиговый регистр с кольцевым переносом разрядностью п, Регистр 2 множителя предназначен для хранения и-разрядного множителя и представляет собой сдвиговый регистр разрядностью и.

Буферный регистр 3 предназначен для хранения значения старшего разряда произведения, формируемого на выходе 14 блока 5.

Регистр 4 предназначен для хранения разрядов суммы частичных произведений, используемых как промежуточная информация при работе устройства. Он представляет собой сдвиговый регистр разрядностью (n-1), 5

Блок 5 предназначен для вычисления значения разрядного произведения сомножителей с учетом поступающих на его входы первого и второго слагаемых. Этот блок комбинационного типа и может быть реализован любыми известными способами, обеспечивающими выполнение функции;

F=A В+С+О, где А, В, С, Π— одноразрядные числа.

Блок 5 (фиг. 2) содержит узел 20 умножения, узел 21 суммирования и сумматор 22, На выходе узла 20 умножения формируется произведение сомножителей B многорядном (в частном случае — e двухрядном) коде, узел 21 суммирования преобразует многорядный код в код, удобный для обработки параллельным сумматором 21 с входным переносом, на выходах которого формируются в однорядном коде старший и младший разряды разрядного произведения сомножителей. Например, при использовании операндов, представленных в двоично-кодированной шестнадцатиричной системе счисления, узел 20 формирует четырехрядный код произведения сомножителей, узел

21 в два этапа преобразует шестирядный код в код, который с помощью двухвходового сумматора 22 с входным переносом преобразуется в однорядный результат.

Коммутатор 6 осуществляет передачу старшего и младшего разрядов произведений, формируемых блоком 5, на вход второго слагаемого блока 5, вход младшего разряда регистра 4 и на выход 11 устройства в соответствии с сигналами на управляющих входах, определяемых алгоритмом функционирования устройства. В таблице поясняется функционирование коммутатора б.

B таблице запись вида "16 17" означает, что информация с выхода 16 регистра 3 передается на выход 17 коммутатора 6, Коммутатор б содержит элементы И 23, И-ИЛИ 24 и И вЂ” ИЛИ 25 с соответствующими связями (фиг. 3).

Устройство работает следующим образом.

B исходном состоянии регистры 3 и 4 обнулены, в регистрах 1 и 2 хранятся без знака и-разрядные значения соответственно множимого и множителя.

Умножение в устройстве выполняется за и циклов, каждый из которых реализуется за и тактов, т.е. конечный результат формируется эа п тактов, В течение одного цикла в устройстве формируется частичное произведение множимого на один разряд множителя, а также осуществляется подсуммирование этого частичного произведения к ранее накопленной сумме частичных произведений.

1658147

В каждом такте каждого цикла в блоке

5 производится умножение разряда множимого, поступающего на его вход множимого с выхода 12 регистра 1, на разряд множите- 5 ля, поступающий на его вход множителя с выхода 13 регистра 2, и подсуммирование к младшему разряду получившегося при этом произведения старшего разряда произведения блока 5, сформированного в предыду- 10 щем такте и поступающего на его вход первого слагаемого с выхода 17 коммутатора 6, а также поступающего с выхода 19 регистра 4 на его вход второго слагаемого соответствующего разряда суммы частич- 15 ных произведений, сформированной в предыдущем цикле.

На выходах 14 и 15 блока 5 к концу каждого такта формируются значения соответственно старшего и младшего разрядов 20 разрядных произведений сомножителей.

По окончании каждого такта подается сигнал на вход 8 устройства, этим производится запись старшего разряда произведения блока 5 в регистр 3, сдвиг в сторону млад- 25 ших разрядов в регистре 1(на его выходе 12 появляется значение очередного разряда множимого) и сдвиг в сторону младших разрядов в регистре 4 с одновременной записью в его старший разряд с выхода 18 30 коммутатора 6 информации, которая определяется управляющими потенциалами на входах 9 и 10 устройства согласно таблице.

В первом такте каждого цикла через входы 9 и 10 устройства на управляющие 35 входы коммутатора б подается код "11", под действием которого коммутатор б настроен на передачу старшего разряда суммы частичных произведений предыдущего цикла с выхода 16 регистра 3 на вход регистра 4, а 40 очередного разряда результата, формируемого на выходе 15 блока 5 к концу первого такта каждого цикла, на выход 11 устройства. Во всех остальных тактах каждого цикла (кроме последнего п-го цикла) на входы 9 и 45

10 устройства подается код "00", в результате чего коммутатор 6 настроен на передачу старшего разряда произведения блока 5, сформированного в предыдущем такте, с выхода 16 регистра 3 на вход первого слага- 50 емого блока 5, а младшего разряда блока 5, формируемого в этом же такте, с выхода 15 блока 5 на вход регистра 4.

Последний и-й цикл несколько отличается от предыдущих настройках коммутато- 55 ра 6, так как в этом цикле выводятся из устройства старшие и-разрядов результата, При этом изменения в п-м цикле касаются только вывода информации иэ устройства и не затрагивают основной работы, т.е. в блоке 5 продолжают выполняться те же операции, что и в предыдущих циклах. В первом такте и-го цикла на входы 9 и 10 устройства (управляющие входы коммутатора 6) подается код "11" и, так же как и во всех первых тактах каждого цикла работы устройства. с выхода 15 блока 5 через третий выход коммутатора и выход 11 устройства выводится и-й разряд результата, а по окончании первого такта и-го цикла в регистр 4 с выхода

16 регистра 3 записывается старший разряд суммы частичных произведений предыдущего цикла.

В последующих (и-1) тактах п-го цикла на входы 9 и 10 устройства подается код

"01", что обеспечивает вывод с выхода 15 блока 5 через третий выход коммутатора 6 и выход 11 устройства по одному разряду в каждом такте (n-1)-го разряда результата.

Выход 16 регистра 3, при этом остается скоммутированным с входом второго слагаемого блока 5, что обеспечивает дальнейшие вычисления. По окончании и-го такта

n-ro цикла старший (2 n)-й разряд результата с выхода 14 блока 5 записывается в регистр

3 и затем выводится через выход устройства путем подачи на управляющие входы коммутатора б через входы 9 и 10 устройства кода

"10".

Таким образом. (2 и)-разрядное значение произведения сомножителей выводится из устройства через его выход 11 по одному разряду в каждом первом такте всех циклов (младшие п разрядов результата) и его одному разряду в каждом. начиная с второго, такте последнего и-го цикла (старшие и разрядов результата).

Формула изобретен 1я

Устройство для умножения чисел, содержащее регистры множимого и множителя, буферный регистр, регистр частичного произведения и блок вычисления разрядного значения произведения, причем первый управляющий вход устройства соединен с входом сдвига регистра множителя, второй управляющий вход устройства соединен с входом сдвига регистра множимого, входом записи буферного регистра и входом сдвига регистра частичного произведения, вход множителя блока вычисления разрядного значения произведения соединен с выходом младшего разряда регистра множителя. вход множимого — с выходом младшего разряда регистра множимого. вход первого слагаемого — с выходом старшего разряда регистра частичного произведения, выход старшего разряда блока вычисления разрядного значения произведения соединен с информационным входом буферного регистра. отличающееся тем, что, с целью повышения быстродействия. в него введен

1658147

Фиг. 2

Фиа 3

Соста вите л ь С, Клюев

Техред M.Mîðãåíòàë

Корректор М.Шароши

Редактор M.Áëàíàð

Заказ 1713 Тираж 402 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 коммутатор, информационные входы которого подключены к выходу буферного регистра и выходу младшего разряда блока вычисления разрядного значения произведения, управляющие входы коммутатора соединены с третьим и четвертым управляющими входами устройства, а выходы — соответственно с входом второго сла гаемого блока вычисления разрядного значения произведения, входом младшего

5 разряда регистра частичного произведения и выходом устройства.