Дискриминатор логических сигналов

 

Союз Советских

Социалистических

Республик

ОП ИСАЙ ИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (11) 55535 4 т

1.,(51) 4é:=Кл.е

Ст 01 Я 31/28

06 F l l/04 (61) Дополнительное к авт. свид-ву (22) Заявлено15.06.75 (21) 2145121/24 с присоединением заявки № (23) Приоритет (43) Опубликовано25.04.77. Бюллетень № 15 (45) Дата опубликования описания 28.05.77

Государственный комитет

Совета Нинистроа СССР по делам изооретений и открытий (5 ) УДК 21. 52/3..1С! (088.8) (72) Авторы изобретения

Д. М. Гробман и Б. Г. Сергеев (71) Заявитель

Институт электронных управляюших машин (54 ) ДИСКРИМИНАТОР ЛОГИЧЕСКИ СИГНАЛОВ

Изобретение относится к области вычислительной техники и, в частности, к средствам контроля и диагностики неисправностей логических схем.

Известно устройство, предназначенное для анализа и индикации потенциальных и импульсных сигналов в контролируемой логической схеме, которое содержит компараторы потенциалов "1" и "О", входы которых соединяются с точкой схемы, где наб- 1р людается сигнал, и триггеры, входы которых непосредственно или через логические элементы связаны с выходами компараторов, а выходы подключены к элементам индикации. 15

Недостатком являются ограниченные возможности классификации и. отображения логических сигналов.

Известно устройство,содержашее буферный усилитель, триггеры, инверторы и эле- gp мент ИЛИ, элемент индикации, выход которого соединен со входами триггеров, а входы — с выходом буферного усилителя и инверторов, входы которых связаны с дополнительнымн входами устройства, предназ- 25 наченными для приема стробирующих сигналов (например, от других точек контролируемой схемы).

Данное устройство позволяет фиксировать статические значения "1" и "О" сигналов и число их изменений. Однако и этих возможностей оказывается недостаточно для поиска неисправностей в сложных логических схемах с памятью.

Кроме того, оно не позволяет определить,к какому такту теста, прикладываемого к контролируемой схеме. относятся изменения сигнала в наблюдаемой точке. В результате поиск неисправностей в схеме оказывается сложным и трудоемким процессом.

Это связано с тем, что для схем с памятью существенными являются не только статические значения сигналов в каждом такте работы, но и вид переходного процесса при смене одного статического значения другим. Некоторые виды переходных процессов в определенных точках схемы оказываются недопустимыми, так как приводят к зависимости установившегося состояния эле555354 ментов -iat яти от конкретных значений паразитных задержек элементов и связей схемы и, следовательно, делают ее поведение непредсказуемым. Причем для разных конфигураций схем, разных типов элементов 5 памяти и разных внутренних состояний схемы недопустимыМи могут быть совершенно различные виды переходных процессов.

Если ограничиться наиболее широко распространенными на практике потенциальны- 10 ми логическими схемами, то для проверки правильности функционирования схемы на прикладываемой к ее входам последовательности сигналов и фиксации всех ситуаций, в которых поведение схемы непредсказуемо, 15 оказывается необходимым различать следующие виды сигналов неизменное состояние "О", неизменное состояние "1", однократное изменение (гладкий фронт) с "О" на "1", однократное изменение (гладкий 20 фронт) с "1" на "О"; положительные выбросы B состоянии "О" (статический риск в "О" ); отрицательные выбросы в состоянии 1" (статический риск "1" ), многократное изменение при переходе с "1" на

"О" (динамический риск в "1 ); многократное изменение при переходе с "О" на "1" (динамический риск в "O" ).

Известное устройство не обеспечивает в полном объеме различение указанных видов сигналов и, таким образом, оказывается малопригодным для контроля сложных логических схем с памятью.

Поскольку в устройстве отсутствуют средства для автоматического обнуления триггеров перед началом каждого такта теста и средства анализа состояния этих триггеров, оно не позволяет определить, к какому такту относятся зафиксированные изменения сигнала. Поэтому те ограниченные возмож- 40 ности классификации переходных процессов, которые имеются у устройства, могут быть реализованы только в неавтоматическом режиме, а именно путем наблюдения за индикацией при ручном запуске приложения к

45 контролируемой схеме каждого очередного такта теста и ручном сбросе перед запуском каждого такта. Это делает процесс анализа сигнала в схеме (и в частности, недопустимых их изменений, вызывающих неп50 редсказуемое поведение) очень трудоемким.

Пелью изобретения является расширение класса анализируемых логических сигналов.

Это достигается тем, что дискриминатор

"одержит три дифференцируюших элемента, 55 оцновибратор, элемент задержки, элементисключающее ИЛИ и дешифратор. Причем выход буферного усилителя связан со входом перв:>го дифференцирующего элемента, элемен60 та з;-держки и через первый инвертор со входом второго дифференцирующего элемента. Выходы первого и второго дифференцируюших элементов через элемент ИЛИ соединены со входом одновибратора выход которого подключен ко входу элемента ИЛИ и входу третьего дифференцирующего элемента. Информационные входы первого и второго триггеров соединены с выходом одновибратора, а входы сброса в "О" через второй инвертор — с выходом третьего дифференцируюшего элемента. Выход элемента задержки подключен к информационному входу и ко входу синхронизации соответственно третьего и второго триггера и через третий инвертор — ко входу синхронизации первого триггера. Выход третьего дифференцирующего элемента соединен со входом синхронизации третьего триггера, входы элемента исключающее ИЛИ соединены с выходами буферного усилителя и третьего триггера, а выход — с выходами триггеров и одновибратора и со входами дешифратора, выходы которого связаны с элементами индикации.

На фиг. 1 изображен дискриминатор; на фиг. 2 — распознаваемые виды переходных процессов и соответствующие им состояния триггеров.

Дискриминатор содержит вход 1 устройства, буферный усилитель 2, первый дифференцируюший элемент 3, второй дифференцируюший элемент 4, первый инвертор 5, элемент ИЛИ 6, одновибратор 7, третий дифференцируюший элемент 8, первый триггер 9, второй триггер 10, третий триггер

11, элемент задержки 12, третий инвертор 13, второй инвертор 14, элемент исключающее ИЛИ 15, дешифратор 16, элементы индикации 17, выход 18 прерывания теста, входы 19 управления.

Вход 1 устройства связан с остальными его элементами через буферный усилитель

2, который предотвращает искажение формы сигнала в исследуемой точке логической схемы при подключении к ней дискриминатора. Выход элемента 2 связан с первым и вторым дифференцируюшими элементами

Зи4,,причем связь со вторыми из этих элементов осуществляется через первый инвертор 5. Выходы дифференцируюших элементов 3 и 4 через элемент ИЛИ 6 соединены со входом одновибратора 7, на выходе которого включен третий дифференцирующий элемент 8, Выход одновибратора

7 подключен ко входу элемента ИЛИ 6.

Перечисленные элементы и связи предназначены для обнаружения на входе 1 первого изменения сигнала, соответствующего началу очередного такта работы схемы (эти функции выполняют элементы 3-6, формиро555354 вания временного интервала (одновибратор

7), определяющего максимально всзможную длительность переходного процесса, в каждом такте, и формирования сигнала (дифференцируюший элемент 8), обеспечивающего приведение устройства в исходное состояние в начале каждого такта.

Для фиксации различных видов изменения сигнала на входе 1 устройство содержит первый, второй и третий триггеры 9- 1о

11. Информационные входы (a) триггеров

9,10 соединены с выходом одновибратора

7. Информационный вход триггера 11 и вход синхронизации (С) триггера 10 связаны через элемент задержки .12 с выхо- 15 дом буферного усилителя 2, вход синхронизации триггера 9 соединен с выходом элемента задержки 12 через третий инвертор

13.

Вход синхронизации триггера 11 непос- 20 редственно и входы сброса (Я ) триггеров

9 и 10 через второй инвертор 14 подключены к выходу третьего дифференцируюшего элемента 8.

Выходы буферного усилителя 2 и третье- 25 го триггера 1 1 соединены со входами элемента исключающее ИЛИ 15, который служит для сравнения состояния входа 1 до первого его изменения в текущем такте и установнвшегося состояния входа в конце 30 этого такта.

Выходы элемента 15, триггеров 9 — 11 и одновибратора 7 связаны со входами дешифратора 16, который предназначен для преобразования состояния указанных тригге- З5 ров в сигналы, соответствующ.е определенным видам переходного процесса в исследуемой точке логической схемы (см. фиг.2).

Выходы дешифратора 16 служат для визуального отображения переходного процесса. 40

Дополнительный выход 18 предназначен для выдачи сигнала прерывания (останова), прикладываемого к анализируемой схеме теста в том его такте, в котором в исследуемой точке схемы обнаружен определенный вид переходного процесса. Вид переходного процесса (например, статический риск или динамический риск), при котором вырабатывается сигнал на выходе 18, задается с помощью входов управления 19.

В качестве триггеров 9 — 11 могут быть использованы обычные управляемые фронтом триггеры типа Q.

Устройство работает следующим образом.

После подключения входа 1 к исследуемои точке логической схемы ко входам схемы прикладывается тест. Длительность так60 та V теста (т.е. интервала между двумя соседни,1H по времени изменениям.:; входных сигналов схемы) и длительность интервала, формируемого одновибратором

7, выбираются из условия t < Г с Гт где — максимально возможная продоли жительность переходного процесса в схеме.

Длительность интервала . устанавливается путем регулировки времязадающих цепей одновибратора 7.

Каждое очередное изменение сигнала в исследуемой точке схемы, возникающее в результате приложения теста, фиксируется дифференцирующими элементами 3 и 4, пер вый из которых распознает изменение с

"О" на "1", а второй — с "1" на "О".

Первое в очередном такте теста изменение сигнала в исследуемой точке вызы— вает появление импульса на выходе элемента ИЛИ 6, который производит запуск одновибратора 7. При этом за счет обратной связи с выхода одновибратора на одном из входов элемента ИЛИ 6 устанавливается сигнал "1", который в течение интервала делает этот элемент нечувствительным ко всем последующим изменениям сигнала на входе 1 дискриминатора.

На переднем фронте вырабатываемого оцновибратором 7 импульса длительностью Г дифференцирующий элемент 8 выдает короткий импульс, который обеспечивает приведение в исходное состояние триггеров

9 — 11. При этом триггеры 9,10 устанавливаются в "О", а триггер 11-в состояние, которое имело место в исследуемой точке схемы до первого его изменения в очередном такте. Далее задержанный элементом 12 (на время действия импульса начачьной установки триггеров 9, 10,11) сигнал со входа 1 передается на входы синхронизации триггеров 9,10, на информационных входах которых одновибратор 7 поддерживает сигнал "1" в течение всего интервала Z . Если внутри этого интервала происходит хотя бы одно изменение сигнала на входе 1 с "1" на "О" то первый триггер 9 устанавливается в "3 ", если происходит хотя бы одно изменение с "0" на "1", то устанавливается в "1" второй триггер 10.

После окончания переходного процесса на входе 1 элемент исключающее ИЛИ 15 производит сравнение предшествующего (до первого изменения) состояния этого входа, зафиксированное третьим триггером

11, и установившегося состояния входа.

При равенстве этих состояний выход элемента 15 имеет значение "О", при неравенстве — "1". Далее состояние триггеров

9-11 и элемента 15 анализируется дешифратором 16, который управляет элементами

555354

7 индикации 17, отображающими вид переходного процесса.

Кроме того, по истечении интервала дешифратор 16 сравнивает состояние триггеров 9 — 11 и элемента 15 с заданным с помощью входов управления 19 состоянием и, если эти состояния совпадают, то вырабатывает сигнал на выходе 18, обеспечивающий останов теста.

Возможные состояния триггеров 9-11 и элемента исключающее ИЛИ 15, а также соответствующие им виды переходного процесса, распознаваемые дешифратором. 16, даны на фиг. 2.

Предлагаемый дискриминатор логических сигналов при небольших затратах аппаратуры отличается от известных устройств широкимл возможностями классификации и отобрал;он я сигналов в наблюдаемых точках схемы, а также возможностью автоматичес- 2о кого анализа переходных процессов в схеме во время прохождения теста.

Это позволяет существенно упростить и ускорить проверку правильности функционирования сложных логических схем с памятью рр обнаружение помех и определение ситуаций, в которых поведение схемы становится непредсказуемым из-за влияния на ее функционирование паразитных задержек элементов и связей схемы. 30

Формула изобретения

Дискриминатор логических сигналов, содержащий буферный усилитель, триггеры, ин8 верторы, элемент ИЛИ и элементы индикации, о т л и ч а ю ш е е с я тем, что, с целью расширения класса анализируемых логических сигналов, он содержит три дифференцируюших элемента, одновибратор, элемент задержки, элемент исключающее ИЛИ и дешифратор, гричем выход буферного усилителя связан со входом первого дифференцируюшего элемента, элемента задержки и через первый инвертор — со входом второ-. го дифференцирующего элемента, выходы первого и второго дифференцируюших элемен тов через элемент ИЛИ соединены со входом одновибратора, выход которого подключен ко входу элемена ИЛИ и входу третьегс дифферендирующего элемента, информационные входы первого и второго триггеров соединены с выходом одновибратора, а входы сброса в "О" через второй инвертор — с выходом третьего дифференцирующего элемента, выход элемента задержки подключен к информационному входу и ко входу синхронизации соответственно третьего и второго тригеров и через третий инвертор- ко входу синхронизации первого триггера, выход третьего дифференцирующего элемента соединен со входом синхронизации третьего триггера, входы элемента исключающее ИЛИ соединены с выходами буферного усилителя и третьего триггера, а. выход — с выходами триггеров и одновибратора и со входами дешифратора, выходыкоторого связаны с элементами индикации.

Составитель В. Комаров

Редактор 3. Афанасьева Техред A. демьянова Корректор В. Куприянов

Заказ 453/21 Тирай 1052 Подписное

11НИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП "Патент", г, Ужгород, ул. Проектная, 4